硬件工程師面試題集(含答案_很全)

1、硬件工程師面試題集 (DSP，嵌入式系統(tǒng)，電子線(xiàn)路，通訊，微電子，半導(dǎo)體) 1下面是一些基本的數(shù)字電路知識(shí)問(wèn)題，請(qǐng)簡(jiǎn)要回答之。 (1) 什么是 Setup和Hold 時(shí)間？ 答：Setup/Hold Time用于測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。建立時(shí)間(Setup Time)是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)能夠保持穩(wěn)定不變的時(shí)間。輸入數(shù)據(jù)信 號(hào)應(yīng)提前時(shí)鐘上升沿(如上升沿有效)T時(shí)間到達(dá)芯片，這個(gè) T就是建立時(shí)間通常所說(shuō)的 SetupTime。如不滿(mǎn)足 Setup Time，這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè) 時(shí)鐘上升沿到來(lái)時(shí)，數(shù)據(jù)才能被打入觸發(fā)器。保持時(shí)間(H

2、old Time)是指觸發(fā)器的時(shí)鐘信號(hào) 上升沿到來(lái)以后，數(shù)據(jù)保持穩(wěn)定不變的時(shí)間。如果Hold Time不夠，數(shù)據(jù)同樣不能被打入 觸發(fā)器。 (2) 什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？ 答：在組合邏輯電路中，由于門(mén)電路的輸入信號(hào)經(jīng)過(guò)的通路不盡相同，所產(chǎn)生的延時(shí)也就會(huì) 不同，從而導(dǎo)致到達(dá)該門(mén)的時(shí)間不一致，我們把這種現(xiàn)象叫做競(jìng)爭(zhēng)。由于競(jìng)爭(zhēng)而在電路輸出 端可能產(chǎn)生尖峰脈沖或毛刺的現(xiàn)象叫冒險(xiǎn)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒 險(xiǎn)現(xiàn)象。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。 (3) 請(qǐng)畫(huà)出用 D觸發(fā)器實(shí)現(xiàn) 2倍分頻的邏輯電路 答：把D觸發(fā)器的輸出端加非門(mén)接到D端即可，如下

3、圖所示： (4) 什么是”線(xiàn)與”邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？ 答：線(xiàn)與邏輯是兩個(gè)或多個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用0C門(mén)來(lái)實(shí) 現(xiàn)(漏極或者集電極開(kāi)路)，為了防止因灌電流過(guò)大而燒壞 0C門(mén),應(yīng)在0C門(mén)輸出端接一上 拉電阻(線(xiàn)或則是下拉電阻)。 (5) 什么是同步邏輯和異步邏輯？同步電路與異步電路有何區(qū)別？ 答：同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系. 電路設(shè)計(jì)可分類(lèi)為同步電路設(shè)計(jì)和異步電路設(shè)計(jì)。同步電路利用時(shí)鐘脈沖使其子系統(tǒng)同步運(yùn) 作，而異步電路不使用時(shí)鐘脈沖做同步，其子系統(tǒng)是使用特殊的“開(kāi)始”和“完成”信號(hào) 使之同步。異步電路

4、具有下列優(yōu)點(diǎn)：無(wú)時(shí)鐘歪斜問(wèn)題、低電源消耗、平均效能而非最差效 能、模塊性、可組合和可復(fù)用性。 你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？ 答：常用的電平標(biāo)準(zhǔn)， 低速的有 RS232、RS485、RS422、TTL、CMOS、LVTTL、LVCMOS、 ECL、ECL、LVPECL 等，高速的有 LVDS、GTL、PGTL、 CML、HSTL、SSTL 等。 一般說(shuō)來(lái)，CMOS電平比TTL電平有著更高的噪聲容限。如果不考慮速度和性能，一般 TTL與CMOS器件可以互換。但是需要注意有時(shí)候負(fù)載效應(yīng)可能引起電路工作不正常， 因?yàn)橛行㏕TL電路需要下一級(jí)的輸入阻抗作為負(fù)載才能正常工作

5、。 (6) 請(qǐng)畫(huà)出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖(數(shù)據(jù)接口、控制接口、 鎖存器/緩沖器) 典型輸入設(shè)備與微機(jī)接口的邏輯示意圖如下: 2、你所知道的可編程邏輯器件有哪些？ 答：ROM（只讀存儲(chǔ)器）、PLA（可編程邏輯陣列）、FPLA（現(xiàn)場(chǎng)可編程邏輯陣列）、PAL（可編程 陣列邏輯）GAL（通用陣列邏輯），EPLD（可擦除的可編程邏輯器件 ）、FPGA（現(xiàn)場(chǎng)可編程門(mén)陣 列）、CPLD（復(fù)雜可編程邏輯器件）等，其中ROM、FPLA、 PAL、GAL、EPLD是出現(xiàn)較 早的可編程邏輯器件，而FPGA和CPLD是當(dāng)今最流行的兩類(lèi)可編程邏輯器件。FPGA 是基于 :查找表結(jié)構(gòu)的，而CP

6、LD 是基于 :乘積項(xiàng)結(jié)構(gòu)的。 3、用 VHDL 或 VERILOG、ABLE 描述8位D觸發(fā)器邏輯 4、 請(qǐng)簡(jiǎn)述用 EDA軟件（如PROTEL）進(jìn)行設(shè)計(jì)（包括原理圖和 PCB圖）到調(diào)試出樣機(jī)的整 個(gè)過(guò)程，在各環(huán)節(jié)應(yīng)注意哪些問(wèn)題？ 答：完成一個(gè)電子電路設(shè)計(jì)方案的整個(gè)過(guò)程大致可分：（1）原理圖設(shè)計(jì)（2）PCB設(shè)計(jì)（3）投板 （4）元器件焊接（5）模塊化調(diào)試（6）整機(jī)調(diào)試。注意問(wèn)題如下： （1）原理圖設(shè)計(jì)階段 注意適當(dāng)加入旁路電容與去耦電容； 注意適當(dāng)加入測(cè)試點(diǎn)和0歐電阻以方便調(diào)試時(shí)測(cè)試用； 注意適當(dāng)加入 0歐電阻、電感和磁珠以實(shí)現(xiàn)抗干擾和阻抗匹配； PCB設(shè)計(jì)階段 自己設(shè)計(jì)的元器件封裝要特別注意

7、以防止板打出來(lái)后元器件無(wú)法焊接； FM部分走線(xiàn)要盡量短而粗，電源和地線(xiàn)也要盡可能粗； 旁路電容、晶振要盡量靠近芯片對(duì)應(yīng)管腳； 注意美觀與使用方便； （3）投板 說(shuō)明自己需要的工藝以及對(duì)制板的要求； （4）元器件焊接 防止出現(xiàn)芯片焊錯(cuò)位置，管腳不對(duì)應(yīng)； 防止出現(xiàn)虛焊、漏焊、搭焊等； （5）模塊化調(diào)試 先調(diào)試電源模塊，然后調(diào)試控制模塊，然后再調(diào)試其它模塊； 上電時(shí)動(dòng)作要迅速，發(fā)現(xiàn)不會(huì)出現(xiàn)短路時(shí)在徹底接通電源； 調(diào)試一個(gè)模塊時(shí)適當(dāng)隔離其它模塊； 各模塊的技術(shù)指標(biāo)一定要大于客戶(hù)的要求； （6）整機(jī)調(diào)試 如提高靈敏度等問(wèn)題 5、基爾霍夫定理 KCL ：電路中的任意節(jié)點(diǎn)，任意時(shí)刻流入該節(jié)點(diǎn)的電流等于流出該

8、節(jié)點(diǎn)的電流( KVL 同理) 6、描述反饋電路的概念，列舉他們的應(yīng)用 反饋是將放大器輸出信號(hào) (電壓或電流 )的一部分或全部，回收到放大器輸入端與輸入信號(hào)進(jìn) 行比較 (相加或相減 )，并用比較所得的有效輸入信號(hào)去控制輸出，負(fù)反饋可以用來(lái)穩(wěn)定輸出 信號(hào)或者增益， 也可以擴(kuò)展通頻帶， 特別適合于自動(dòng)控制系統(tǒng)。正反饋可以形成振蕩， 適合 振蕩電路和波形發(fā)生電路。 7、負(fù)反饋種類(lèi)及其優(yōu)點(diǎn) 電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電流并聯(lián)反饋 降低放大器的增益靈敏度， 改變輸入電阻和輸出電阻， 改善放大器的線(xiàn)性和非線(xiàn)性失真， 有 效地?cái)U(kuò)展，放大器的通頻帶，自動(dòng)調(diào)節(jié)作用 8、放大電路的頻率補(bǔ)償?shù)哪康氖鞘?/p>

9、么，有哪些方法 頻率補(bǔ)償是為了改變頻率特性，減小時(shí)鐘和相位差，使輸入輸出頻率同步 相位補(bǔ)償通常是改善穩(wěn)定裕度，相位補(bǔ)償與頻率補(bǔ)償?shù)哪繕?biāo)有時(shí)是矛盾的 不同的電路或者說(shuō)不同的元器件對(duì)不同頻率的放大倍數(shù)是不相同的， 如果輸入信號(hào)不是單一 頻率，就會(huì)造成高頻放大的倍數(shù)大，低頻放大的倍數(shù)小，結(jié)果輸出的波形就產(chǎn)生了失真 放大電路中頻率補(bǔ)償?shù)哪康模?一是改善放大電路的高頻特性， 而是克服由于引入負(fù)反饋而可 能出 現(xiàn)自激振蕩現(xiàn)象，使放大器能夠穩(wěn)定工作。在放大電路中，由于晶體管結(jié)電容的存在 常常會(huì)使放大電路頻率響應(yīng)的高頻段不理想， 為了解決這一問(wèn)題， 常用的方法就是在電路中 引入負(fù)反饋。 然后， 負(fù)反饋的引入又

10、引入了新的問(wèn)題， 那就是負(fù)反饋電路會(huì)出現(xiàn)自激振蕩現(xiàn) 象，所以為了使放大電路能夠正常穩(wěn)定工作，必須對(duì)放大電路進(jìn)行頻率補(bǔ)償。 頻率補(bǔ)償?shù)姆椒梢苑譃槌把a(bǔ)償和滯后補(bǔ)償， 主要是通過(guò)接入一些阻容元件來(lái)改變放大電 路的開(kāi)環(huán)增益在高頻段的相頻特性，目前使用最多的就是鎖相環(huán) 9、有源濾波器和無(wú)源濾波器的區(qū)別 無(wú)源濾波器：這種電路主要有無(wú)源元件R、 L 和 C 組成；有源濾波器： 集成運(yùn)放和 R、C 組成，具有不用電感、體積小、重量輕等優(yōu)點(diǎn)。 集成運(yùn)放的開(kāi)環(huán)電壓增 益和輸入阻抗均很高， 輸出電阻小， 構(gòu)成有源濾波電路后還具有一定的電壓放大和緩沖作用。 但集成運(yùn)放帶寬有限，所以目前的有源 濾波電路的工作頻率難

11、以做得很高。 10、名詞解釋?zhuān)?SRAM 、 SSRAM 、SDRAM 、壓控振蕩器 (VCO) SRAM ：靜態(tài) RAM ；DRAM ：動(dòng)態(tài) RAM ； SSRAM ： Synchronous Static Random Access Memory 同步靜態(tài)隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器， 它的一種類(lèi)型的 SRAM 。 SSRAM 的所有訪(fǎng)問(wèn)都在時(shí) 鐘的上升 /下降沿啟動(dòng)。地址、數(shù)據(jù)輸入和其它控制信號(hào)均與時(shí)鐘信號(hào)相關(guān)。這一點(diǎn)與異步 SRAM 不同，異步 SRAM 的訪(fǎng)問(wèn)獨(dú)立于時(shí) 鐘，數(shù)據(jù)輸入和輸出都由地址的變化控制。 SDRAM ：Synchronous DRAM 同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器。 11、名詞解釋?zhuān)?I

12、RQ 、BIOS 、USB 、 VHDL 、SDR。 (1) IRQ ：中斷請(qǐng)求 (2)BIOS ：BIOS 是英文 Basic Input Output System 的縮略語(yǔ)，直譯過(guò)來(lái)后中 文名稱(chēng)就是 基 本輸入輸出系統(tǒng) 。其實(shí)， 它是一組固化到計(jì)算機(jī)內(nèi)主板上一個(gè) ROM 芯片上的程序 ，它保 存著計(jì)算機(jī)最重要的基本輸入輸出的程序、系統(tǒng)設(shè)置 信息、開(kāi)機(jī)后自檢程序和系統(tǒng)自啟動(dòng) 程序。其主要功能是為計(jì)算機(jī)提供最底層的、 最直接的硬件設(shè)置和控制。 USB : USB，是英文 Universal Serial BUS (通用串行總線(xiàn))的縮寫(xiě)，而其 中文簡(jiǎn)稱(chēng)為“通 串線(xiàn)，是一個(gè)外部總線(xiàn)標(biāo)準(zhǔn)，用于規(guī)范

13、電腦與外部設(shè)備的連接和通訊。 (4) VHDL ： VHDL 的英文全寫(xiě)是： VHSIC ( Very High Speed Integrated Circuit ) Hardware Description Language. 翻譯成中文就是超高速集成電路硬件描述語(yǔ)言。 主要用于描述數(shù)字系 統(tǒng)的結(jié)構(gòu)、行為、功能和接口。 （5）SDR :軟件無(wú)線(xiàn)電，一種無(wú)線(xiàn)電廣播通信技術(shù)，它基于軟件定義的無(wú)線(xiàn)通信協(xié)議而非通 過(guò)硬連線(xiàn)實(shí)現(xiàn)。換言之，頻帶、空中接口協(xié)議和功能可通過(guò)軟件下載和更新來(lái)升級(jí)，而不 用完全更換硬件。SDR針對(duì)構(gòu)建多模式、多頻和多功能無(wú)線(xiàn)通信設(shè)備的問(wèn)題提供有效而安 全的解決方案。 12、單片

14、機(jī)上電后沒(méi)有運(yùn)轉(zhuǎn)，首先要檢查什么 首先應(yīng)該確認(rèn)電源電壓是否正常。用電壓表測(cè)量接地引腳跟電源引腳之間的電壓，看是否是 電源電壓，例如常用的5V。接下來(lái)就是檢查復(fù)位引腳電壓是否正常。分別測(cè)量按下復(fù)位 按鈕和放開(kāi)復(fù)位按鈕的電壓值，看是否正確。然后再檢查晶振是否起振了，一般用示波器 來(lái)看晶振引腳的波形，注意應(yīng)該使用示波器探頭的“ X10”檔。另一個(gè)辦法是測(cè)量復(fù)位狀 態(tài)下的10 口電平，按住復(fù)位鍵 不放，然后測(cè)量 10 口（沒(méi)接外部上拉的 P0 口除外）的電 壓，看是否是高電平，如果不是高電平，則多半是因?yàn)榫д駴](méi)有起振。另外還要注意的地 方是，如果使用片內(nèi) ROM的話(huà)（大部分情況下如此，現(xiàn)在 已經(jīng)很少有

15、用外部擴(kuò) ROM的 了），一定要將 EA引腳拉高，否則會(huì)出現(xiàn)程序亂跑的情況。有時(shí)用仿真器可以，而燒入 片子不行，往往是因?yàn)镋A引腳沒(méi)拉高的緣 故（當(dāng)然，晶振沒(méi)起振也是原因只一）。經(jīng)過(guò)上 面幾點(diǎn)的檢查，一般即可排除故障了。如果系統(tǒng)不穩(wěn)定的話(huà)，有時(shí)是因?yàn)殡娫礊V波不好導(dǎo) 致的。在單片機(jī)的電源引 腳跟地引腳之間接上一個(gè)O.luF的電容會(huì)有所改善。 如果電源沒(méi) 有濾波電容的話(huà)，則需要再接一個(gè)更大濾波電容，例如220uF的。遇到系統(tǒng)不穩(wěn)定時(shí)， 就可以并上 電容試試（越靠近芯片越好）。 13、最基本的三極管曲線(xiàn)特性 答：三極管的曲線(xiàn)特性即指三極管的伏安特性曲線(xiàn)，包括輸入特性曲線(xiàn)和輸出特性曲線(xiàn)。 輸入特性是指

16、三極管輸入回路中，加在基極和發(fā)射極的電壓VBE與 由它所產(chǎn)生的基極電 流IB 之間的關(guān)系。輸出特性通常是指在一定的基極電流IB控制下，三極管的集電極與 發(fā)射極之間的電壓 VCE同集電極電流IC的關(guān)系 圖（1）典型輸入特性曲線(xiàn) /ew fg 趟止區(qū) VWlC 圖（3）直、交流負(fù)載線(xiàn)，功耗線(xiàn) 14、什么是頻率響應(yīng)，怎么才算是穩(wěn)定的頻率響應(yīng)，簡(jiǎn)述改變頻率響應(yīng)曲線(xiàn)的幾個(gè)方法 答：這里僅對(duì)放大電路的頻率響應(yīng)進(jìn)行說(shuō)明。在放大電路中，由于電抗元件（如電容、電感 線(xiàn)圈等）及晶體管極間電容的存在，當(dāng)輸入信號(hào)的頻率過(guò)低或過(guò)高時(shí)，放大電路的放大倍數(shù) 的數(shù)值均會(huì)降低，而且還將產(chǎn)生相位超前或之后現(xiàn)象。也就是說(shuō)，放大電路

17、的放大倍數(shù)（或 者稱(chēng)為增益）和輸入信號(hào)頻率是一種函數(shù)關(guān)系，我們就把這種函數(shù)關(guān)系成為放大電路的頻 率響應(yīng)或頻率特性。放大電路的頻率響應(yīng)可以用幅頻特性曲線(xiàn)和相頻特性曲線(xiàn)來(lái)描述，如果 一個(gè) 放大電路的 幅頻特性曲線(xiàn)是一條 平行于x軸的直線(xiàn)（或在關(guān)心的頻率范圍內(nèi)平行于 X軸），而相頻特性曲線(xiàn)是一條通過(guò) 原點(diǎn)的直線(xiàn)（或在關(guān)心的頻率范圍是條通過(guò)原點(diǎn)的直線(xiàn)）， 那么該頻率響應(yīng)就是穩(wěn)定的 改變頻率響應(yīng)的方法主要有：（1）改變放大電路的元器件參數(shù)；（2）引入新的 元器件來(lái)改善 現(xiàn)有放大電路的頻率響應(yīng)；（3）在原有放大電路上串聯(lián)新的放大電路構(gòu)成多級(jí)放大電路。 15、給出一個(gè)差分運(yùn)放，如何進(jìn)行相位補(bǔ)償，并畫(huà)補(bǔ)償后的

18、波特圖 答：隨著工作頻率的升高，放大器會(huì)產(chǎn)生附加相移，可能使負(fù)反饋?zhàn)兂烧答伓鹱约ぁ?進(jìn)行相位補(bǔ)償可以消除高頻自激。 相位補(bǔ)償?shù)脑硎牵涸诰哂懈叻糯蟊稊?shù)的中間級(jí)， 利用一 小電容C （幾十幾百微微法）構(gòu)成電壓并聯(lián)負(fù)反饋電路?？梢允褂秒娙菪Ｕ?RC校正分別對(duì)相頻特性和幅頻特性進(jìn)行修改。 波特圖就是在畫(huà)放大電路的頻率特性曲線(xiàn)時(shí)使用 對(duì)數(shù)坐標(biāo)。波特圖由 對(duì)數(shù)幅 頻特性和對(duì)數(shù) 相頻特性?xún)刹糠纸M成，它們的橫軸采用對(duì)數(shù)刻度lg f，幅頻特性的縱軸采用lg |Au|表示， 單位為dB ;相頻特性的縱軸仍用$表示。 0 IglAPdB如山伯 離連電路與俺通電路的城希圈 訂高電it拔特麗 16、基本放大電

19、路的種類(lèi)及優(yōu)缺點(diǎn)，廣泛采用差分結(jié)構(gòu)的原因 基本放大電路按其接法分為共基、共射、共集放大電路。 共射放大電路既 能放大電流又能放大電壓，輸入電阻在三種電路中居中，輸出電阻較大，頻 帶較窄 共基放大電路只能 放大電壓不能放大電流，輸入電阻小，電壓放大倍數(shù)和輸出電阻與共射放 大電路相當(dāng)，頻率特性是三種接法中最好的電路。常用于寬頻帶 放大電路。 共集放大電路只能 放大電流不能放大電壓，是三種接法中輸入電阻最大、輸出電阻最小的 電路，并具有電壓跟隨的特點(diǎn)。常用于電壓大電路的輸入級(jí)和輸出級(jí)，在功率放大電路中 也常采用射極輸出的形式。 廣泛采用差分結(jié)構(gòu)的原因是差分結(jié)構(gòu)可以抑制溫度漂移現(xiàn)象。 17、 給出一差

20、分電路，已知其輸出電壓Y+和Y-，求共模分量和差模分量 設(shè)共模分量是 Yc,差模分量是 Yd,則可知其輸 Y+=Yc+Yd Y-=Yc-Yd 可得 Yc=(Y+ + Y-)/2 Yd=(Y+- Y-)/2 18、 畫(huà)出一個(gè)晶體管級(jí)的運(yùn)放電路，說(shuō)明原理 下圖(a)給出了單極性集成運(yùn)放C14573的電路原理圖，圖(b)為其放大電路部分： 圖C14573電路原理圖圖(b) C14573的放大電路部分 圖(a)中T1 , T2和T7管構(gòu)成多路電流源， 為放大電路提供靜態(tài)偏置電流，把偏置電路簡(jiǎn)化 后，就可得到圖(b)所示的放大電路部分。 第一級(jí)是以 P溝道管T3和T4為放大管、以 N溝道管T5和T6管構(gòu)

21、成的電流源為有源 負(fù)載，采用共源形式的雙端輸入、單端輸出差分放大電路。由于第二級(jí)電路從T8的柵極 輸入，其輸入電阻非常大，所以使第一級(jí)具有很強(qiáng)的電壓放大能力。 第二級(jí)是共源放大電路，以 N溝道管T8為放大管，漏極帶有源負(fù)載，因此也具有很強(qiáng)的電 壓放大能力。但其輸出電阻很大，因而帶負(fù)載能力較差。電容C起相位補(bǔ)償作用。 19、電阻R和電容C串聯(lián)，輸入電壓為 R和C之間的電壓，輸出電壓分別為C上電壓和 R上電壓，求這兩種電路輸出電壓的頻譜，判斷這兩種電路何為高通濾波器，何為低通濾 波器。當(dāng)RCT時(shí)，給出輸入電壓波形圖，繪制兩種電路的輸出波形圖。 答：當(dāng)輸出電壓為 C上電壓時(shí)：電路的頻率響應(yīng)為 S、

22、jcjCI 和)= R ,丄 L + J血 X7 記輸入電用頻諧為礙斛則輸出電馬的頻諧為 弓 (3)引入同步機(jī)制，防止亞穩(wěn)態(tài)傳播；(4)改善時(shí)鐘質(zhì)量，用邊沿 變化快速的時(shí)鐘信號(hào)；(5)使用工藝好、時(shí)鐘周期裕量大的器件 33、集成電路前端設(shè)計(jì)流程，寫(xiě)出相關(guān)的工具。 集成電路的前端設(shè)計(jì)主要是指設(shè)計(jì)IC過(guò)程的邏輯設(shè)計(jì)、功能仿真，而后端設(shè)計(jì)則是指設(shè)計(jì) IC過(guò)程中的版圖設(shè)計(jì)、制板流片。前端設(shè)計(jì)主要負(fù)責(zé)邏輯實(shí)現(xiàn)，通常是使用verilog/VHDL 之類(lèi)語(yǔ)言，進(jìn)行行為級(jí)的描述。而后端設(shè)計(jì)，主要負(fù)責(zé)將前端的設(shè)計(jì)變成真正的 schematic若D=1，則觸發(fā)器次態(tài)為 1。下圖以波形形式來(lái)描 述D觸發(fā)器的功能：

23、CP 43、用傳輸門(mén)和倒向器組成的邊沿D觸發(fā)器如下圖: 44、畫(huà)狀態(tài)機(jī)，接受 1、2、5分錢(qián)的賣(mài)報(bào)機(jī)，每份報(bào)紙5分錢(qián)。 取投幣信號(hào)為輸入邏輯變量，投入一枚5分硬幣是用 A=1表示，未投入時(shí)用 A=0表示; 投入一枚2分硬幣是用 B=1表示，未投入時(shí)用 B=0表示；投入一枚1分硬幣是用 C=1 表示，未投入時(shí)用 C=0表示。由于每次最多只能投入一 枚硬幣，因此除了 ABC=000、 ABC=001、ABC=010 和ABC=100四種狀態(tài)為 合法狀態(tài)，其它四種狀態(tài)為非法狀態(tài)。 假設(shè)投入3個(gè)2分硬幣或者投入 4個(gè)1分硬幣和1個(gè)2分硬幣后，賣(mài)報(bào)機(jī)在給出報(bào)紙 的同時(shí)會(huì)找會(huì)1個(gè)1分硬幣。這是輸出變量有兩

24、個(gè)，分別用 丫和Z表示。給出報(bào)紙時(shí) Y=1，不給時(shí) Y=0 ;找回1個(gè)1分硬幣時(shí)Z=1，不找時(shí) Z=0。同時(shí)假定未投幣時(shí)賣(mài)報(bào)機(jī) 的初始狀態(tài)為 S0,從開(kāi)始到當(dāng)前時(shí)刻共投入的硬幣面值為1分記為S1，為2分時(shí)記為 S2,為3分記為S3,為4分時(shí)記為 S4。 由上面的分析可以畫(huà)出該狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)換表，如下表所示（方便起見(jiàn)，這里 給出輸入變量 為非法狀態(tài)時(shí)的轉(zhuǎn)換表） 0 000 001 01Q 100 so sn (io S14J0 S0；10 S1 S100 S2 00 S3/00 x/xx S2 S200 SJ.OO S4 00 x/xx S3 S3 00 8400 S0；10 x/xx S4 S

25、4/00 $0.10 so/u X XX 狀態(tài)圖如下所示 I曲 45、用與非門(mén)等設(shè)計(jì)全加法器 設(shè)加數(shù)為 A和B，低位進(jìn)位為 C,和為Sum,進(jìn)位位為 Cout，則用與非門(mén) 設(shè)計(jì)的全加 器如下圖 如果非門(mén)也用與非門(mén)實(shí)現(xiàn)的話(huà)，只需將與非門(mén)的兩個(gè)輸入端連接，置換到非門(mén)即可 46、RS232C高電平脈沖對(duì)應(yīng)的 TTL 邏輯是？ 首先解釋一下什么是正邏輯和負(fù)邏輯。正邏輯：用高電平表示邏輯 1,用低電平表示邏輯 0。 負(fù)邏輯：用低電平表示邏輯1,用高電平表示邏輯 0。在數(shù)字 系統(tǒng)的邏輯設(shè)計(jì)中，若采用 NPN晶體管和 NMOS管，電源電壓是正值，一般采用正邏輯。若采用的是PNP管和 PMOS管，電源電壓為負(fù)

26、值，則采用負(fù)邏輯比較方便。除非特別說(shuō)明，一般電路都是采用 正邏輯 對(duì)于 RS232C的數(shù)據(jù)線(xiàn)，邏輯 1（MARK）=-3V-15V ;邏輯 0（SPACE）=+3+ 15V，因此 對(duì)應(yīng)的TTL邏輯為負(fù)邏輯。 47、VCO是什么，什么參數(shù)（壓控振蕩器）？ VCO即壓控振蕩器，在通信系統(tǒng)電路中， 壓控振蕩器（VCO）是其關(guān)鍵部件，特別是在鎖相 環(huán)電路、時(shí)鐘恢復(fù)電路和頻率綜合器等電路中。VCO的性能指標(biāo) 主要包括：頻率調(diào)諧范 圍，輸出功率，（長(zhǎng)期及短期）頻率穩(wěn)定度，相位噪聲，頻譜純度，電調(diào)速度，推頻系數(shù)， 頻率牽引等。 48、什么耐奎斯特定律，怎么由模擬信號(hào)轉(zhuǎn)為數(shù)字信號(hào) 答：奈奎斯特宦律包括奈奎斯待

27、低通采樣定律和奈奎斯特帶誦采樣定律Q 奈奎斯抽低通來(lái)樣應(yīng)律；若一個(gè)連續(xù)模擬伯號(hào)肌門(mén)的最局頻率小于扁則以 間隔時(shí)間為兀 1/(2/)的周期性沖激脈沖對(duì)如進(jìn)行抽樣時(shí)，機(jī)“將被這些抽樣值 所完全確定* 奈奎斯特帶通涙樣定律：假論帶通信弓才的頻帶限制rr兀上j凡之間+即其 頻譜最詆頻率大于莊，最高頻率小于幾口信號(hào)帶寬B = fH-fL.最高頻率幾可 夷示為： nB + kB 0 M k c 1 武|F = L扁 號(hào)這時(shí)，能原帶通伯號(hào)的最小捕樣頻率為 X - 25(1 I k/n) 將模擬信號(hào)轉(zhuǎn)為數(shù)字信號(hào)分為=個(gè)步驟：抽樣*鹹化和編碼， 49、用D觸發(fā)器做個(gè) 4進(jìn)制的計(jì)數(shù)器 由于是4進(jìn)制計(jì)數(shù)器，因此只需

28、兩個(gè)D觸發(fā)器即可，記進(jìn)位輸出為Cout,時(shí)鐘信號(hào)為 CLK，則利用 D觸發(fā)器和門(mén)電路組成的 4進(jìn)制計(jì)數(shù)器如下圖： 50、鎖存器、觸發(fā)器、寄存器三者的區(qū)別 觸發(fā)器：能夠 存儲(chǔ)一位 二值信號(hào)的基本單元電路統(tǒng)稱(chēng)為“觸發(fā)器”。 鎖存器：一位觸發(fā)器只能傳送或存儲(chǔ)一位數(shù)據(jù)，而在實(shí)際工作中往往希望一次傳送或存儲(chǔ)多 位數(shù)據(jù)。為此可把多個(gè)觸發(fā)器的時(shí)鐘輸入端CP連接起來(lái)，用一個(gè)公共的控制信號(hào)來(lái)控制， 而各個(gè)數(shù)據(jù)端口仍然是各處獨(dú)立地接收數(shù)據(jù)。這樣所構(gòu)成的能一次 傳送或存儲(chǔ)多位數(shù)據(jù)的電 路就稱(chēng)為“鎖存器”。 寄存器：在實(shí)際的數(shù)字系統(tǒng)中，通常把能夠用來(lái)存儲(chǔ)一組二進(jìn)制代碼的同步時(shí)序邏輯電路稱(chēng) 為寄存器。由于觸發(fā)器內(nèi)有記憶

29、功能，因此利用觸發(fā)器可以方便地構(gòu)成寄存器。由于一個(gè)觸 發(fā)器能夠存儲(chǔ)一位二進(jìn)制碼，所以把n個(gè)觸發(fā)器的時(shí)鐘端口連接起來(lái)就能構(gòu)成一個(gè)存儲(chǔ)n 位二進(jìn)制碼的寄存器。 區(qū)別：從寄存數(shù)據(jù)的角度來(lái)年， 寄存器和鎖存器的功能是相同的，它們的區(qū)別在于寄存器是 同步時(shí)鐘 控制，而鎖存器是 電位信號(hào) 控制?？梢?jiàn)，寄存器和鎖存器具有不同的應(yīng)用場(chǎng)合，取 決于控制方式以及控制信號(hào)和數(shù)據(jù)信號(hào)之間的時(shí)間關(guān)系：若數(shù)據(jù)信號(hào)有效一定滯后于控制信 號(hào)有效，則只能使用鎖存器；若數(shù)據(jù)信號(hào) 提前于控制信號(hào)到達(dá)并且要求同步操作，則可用寄存器來(lái)存放數(shù)據(jù) 51、D觸發(fā)器和 D鎖存器的區(qū)別 D觸發(fā)器是指由時(shí)鐘邊沿觸發(fā)的存儲(chǔ)器單元，鎖存器指一個(gè)由信號(hào)

30、而不是時(shí)鐘控制的電平 敏感的設(shè)備。鎖存器通過(guò)鎖存信號(hào)控制，不鎖存數(shù)據(jù)時(shí)，輸出端的信號(hào)隨輸入信號(hào)變化，就 像信號(hào)通過(guò)緩沖器一樣，一旦鎖存信號(hào)起鎖存作用，則數(shù)據(jù)被鎖住，輸入信號(hào)不起作用。 52、有源濾波器和無(wú)源濾波器的原理及區(qū)別 濾波器是一種對(duì)信號(hào)的頻率具有選擇性的電路，其功能就是使特定頻率范圍內(nèi)的信號(hào)通過(guò)， 而組織其它頻率信號(hào)通過(guò)。 其原理就是當(dāng)不同頻率的信號(hào)通過(guò)該電路時(shí)， 具有不同的幅度衰 減，通帶內(nèi)的信號(hào)衰減很小，而阻帶內(nèi)的信號(hào)衰減很 大。 若濾波電路僅由無(wú)源元件 (電阻、電容、電感 ) 組成，則稱(chēng)為無(wú)源濾波器；若濾波電路不僅由 無(wú)源元件，還有有源元件 (雙極型管、單極性管、集成運(yùn)放 )組成

31、， 則稱(chēng)為有源濾波器。其 區(qū)別主要體現(xiàn)在以下幾個(gè)方面： (1) 有源濾波器是電子的， 無(wú)源濾波器是機(jī)械的。 (2) 有源濾波器是檢測(cè)到某 一設(shè)定好的諧 波次數(shù)后抵消它，無(wú)源濾波器是通過(guò)電抗器與電容器的配合形成某 次諧波通道吸收諧波。 (3) 采用無(wú)源濾波器因?yàn)橛须娙萜鞯脑?，所以可提高?率因素。采用有源濾波器只是消 除諧波與功率因素?zé)o關(guān)。 (4) 有源濾波器造價(jià)是 無(wú)源濾波器的 3 倍以上，技術(shù)相對(duì)不太 成熟，且維護(hù)成本高； 無(wú)源濾波器造價(jià)相 對(duì)較低， 技術(shù)較成熟， 安裝后基本免維護(hù)。 (5) 有 源濾波器用于小電流，無(wú)源濾 波器可用于大電流。 53、IIR ，F(xiàn)IR 濾波器的異同 IIR

32、是無(wú)限長(zhǎng)沖激響應(yīng)濾波器， FIR 是有限長(zhǎng)沖激響應(yīng)濾波器。兩者的比較 如下： (1) 在相同的技術(shù)指標(biāo)下， IIR 濾波器由于存在著輸出對(duì)輸入的反饋，所以可用比 FIR 濾 波器較少的階數(shù)來(lái)滿(mǎn)足指標(biāo)的要求，所用的存儲(chǔ)單元少，運(yùn)算次數(shù)少， 較為經(jīng)濟(jì) (2) FIR 濾波器可得到嚴(yán)格的線(xiàn)性相位，而 IIR 濾波器做不到這一點(diǎn)， IIR 濾 波器的選擇 性越好，其相位的非線(xiàn)性越嚴(yán)重。因而，如果 IIR 濾波器要得到線(xiàn)性相位，又要滿(mǎn)足幅度 濾波的技術(shù)要求，必須加全通網(wǎng)絡(luò)進(jìn)行相位校正，這同樣會(huì) 大大增加濾波器的階數(shù)。 (3) FIR 濾波器主要采用非遞歸結(jié)構(gòu)， 因?yàn)闊o(wú)論是從理論上還是從實(shí)際的有限 精度的

33、運(yùn)算中 它都是穩(wěn)定的， 有限精度運(yùn)算的誤差也越小。 IIR 濾波器必須采用 遞歸結(jié)構(gòu)， 極點(diǎn)必須在 z 平面單位圓內(nèi)才能穩(wěn)定，對(duì)于這種結(jié)構(gòu)，運(yùn)算中的四舍 五入處理有時(shí)會(huì)引起寄生振蕩。 (4) 對(duì)于 FIR 濾波器，由于沖激響應(yīng)是有限長(zhǎng)的，因而可以用快速傅里葉變換算法，這樣 運(yùn)算速度可以快得多。 IIR 濾波器則不能這樣運(yùn)算。 (5) 從設(shè)計(jì)上看， IIR 濾波器可以利用模擬濾波器設(shè)計(jì)的現(xiàn)成的閉合公式、數(shù)據(jù)和表格，因 此計(jì)算工作量較小，對(duì)計(jì)算工具要求不高。 FIR 濾波器則一般沒(méi)有 現(xiàn)成的設(shè)計(jì)公式，一般 FIR 濾波器設(shè)計(jì)僅有計(jì)算機(jī)程序可資利用，因而要借助于 計(jì)算機(jī)。 (6) IIR 濾波器主要

34、是設(shè)計(jì)規(guī)格化的、頻率特性為分段常數(shù)的標(biāo)準(zhǔn)低通、高通、帶通、帶阻、 全通濾波器。 FIR 濾波器則要靈活得多。 54、冒泡排序的原理 冒泡排序 (BubbleSort) 的基本概念是：依次比較相鄰的兩個(gè)數(shù)，將小數(shù)放在前面，大數(shù)放在 后面。 即首先比較第 1 個(gè)和第 2 個(gè)數(shù)，將小數(shù)放前，大數(shù)放后。然 后比較第 2 個(gè)數(shù)和第 3 個(gè)數(shù)，將小數(shù)放前，大數(shù)放后，如此繼續(xù)，直至比較最后 兩個(gè)數(shù)，將小數(shù)放前，大數(shù)放 后。重復(fù)以上過(guò)程，仍從第一對(duì)數(shù)開(kāi)始比較(因?yàn)?可能由于第 2 個(gè)數(shù)和第 3 個(gè)數(shù)的交換， 使得第 1 個(gè)數(shù)不再小于第 2 個(gè)數(shù) )，將小 數(shù)放前，大數(shù)放后，一直比較到最大數(shù)前的一對(duì) 相鄰數(shù)，將

35、小數(shù)放前，大數(shù)放后， 第二趟結(jié)束，在倒數(shù)第二個(gè)數(shù)中得到一個(gè)新的最大數(shù)。 如此下去，直至最終完成 排序。由于在排序過(guò)程中總是小數(shù)往前放，大數(shù)往后放，相當(dāng)于 氣泡往上升，所以稱(chēng) 作冒泡排序。 55、操作系統(tǒng)的功能 操作系統(tǒng)是管理系統(tǒng)資源、控制程序執(zhí)行，改善人機(jī)界面，提供各種服務(wù)， 合理組織計(jì)算機(jī) 工作流程和為用戶(hù)使用計(jì)算機(jī)提供良好運(yùn)行環(huán)境的一種系統(tǒng)軟 件。資源管理是操作系統(tǒng)的 一項(xiàng)主要任務(wù)，而控制程序執(zhí)行、擴(kuò)充機(jī)器功能、提 供各種服務(wù)、方便用戶(hù)使用、組織工 作流程、改善人機(jī)界面等等都可以從資源管 理的角度去理解。下面從資源管理的觀點(diǎn)來(lái)看 操作系統(tǒng)具有的幾個(gè)主要功能： (1) 處理機(jī)管理：處理機(jī)管理

36、的第一項(xiàng)工作是處理中斷事件。硬件只能發(fā)現(xiàn)中斷 事件，捕捉它并產(chǎn)生中斷信號(hào)，但不能進(jìn)行處理，配置了操作系統(tǒng)，就能對(duì)中斷事件進(jìn) 行 處理。處理機(jī)管理的第二項(xiàng)工作是處理器調(diào)度。處理器是計(jì)算機(jī)系統(tǒng)中一種稀有和寶貴的 資源，應(yīng)該最大限度地提高處理器的利用率。 (2) 存儲(chǔ)管理：存儲(chǔ)管理的主要任務(wù)是管理存儲(chǔ)器資源，為多道程序運(yùn)行提供有力的支撐， 便于用戶(hù)使用存儲(chǔ)資源，提高存儲(chǔ)空間的利用率。 (3) 設(shè)備管理：設(shè)備管理的主要任務(wù)是管理各類(lèi)外圍設(shè)備，完成用戶(hù)提出的 I/O 請(qǐng)求，加 快 I/O 信息的傳送速度，發(fā)揮 I/O 設(shè)備的并行性，提高 I/O 設(shè)備的 利用率，以及提供 每種設(shè)備的設(shè)備驅(qū)動(dòng)程序和中斷處理

37、程序，為用戶(hù)隱蔽硬件細(xì) 節(jié)，提供方便簡(jiǎn)單的設(shè)備使 用方法。 (4) 文件管理：文件管理是針對(duì)系統(tǒng)中的信息資源的管理。在現(xiàn)代計(jì)算機(jī)中， 通常把程序 和數(shù)據(jù)以文件形式存儲(chǔ)在外存儲(chǔ)器(又叫輔存儲(chǔ)器 )上，供用戶(hù)使用， 這樣，外存儲(chǔ)器上保 存了大量文件，對(duì)這些文件如不能采取良好的管理方式，就 會(huì)導(dǎo)致混亂或破壞，造成嚴(yán)重 后果。為此，在操作系統(tǒng)中配置了文件管理，它的 主要任務(wù)是對(duì)用戶(hù)文件和系統(tǒng)文件進(jìn)行 有效管理，實(shí)現(xiàn)按名存?。粚?shí)現(xiàn)文件的共 享、保護(hù)和保密，保證文件的安全性；并提供給 用戶(hù)一整套能方便使用文件的操 作和命令。 (5) 網(wǎng)絡(luò)與通信管理 56、IC 設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別 同步復(fù)位在時(shí)

38、鐘沿才復(fù)位信號(hào)，完成復(fù)位動(dòng)作。異步復(fù)位不管時(shí)鐘，只 要復(fù)位信號(hào)滿(mǎn)足條 件，就完成復(fù)位動(dòng)作。異步復(fù)位對(duì)復(fù)位信號(hào)要求比較高，不能 有毛刺，如果其與時(shí)鐘關(guān)系 不確定，也可能出現(xiàn)亞穩(wěn)態(tài)。 57、Moore 與 Mealy 狀態(tài)機(jī)的特征 答： Moore 狀態(tài)機(jī)的輸出僅與當(dāng)前狀態(tài)值有關(guān) , 且只在時(shí)鐘邊沿到來(lái)時(shí)才會(huì) 有狀態(tài)變化 . Mealy 狀態(tài)機(jī)的輸出不僅與當(dāng)前狀態(tài)值有關(guān) , 而且與當(dāng)前 輸入值 有 關(guān)。 58、時(shí)鐘周期為 T,觸發(fā)器 D1的建立時(shí)間最大為 Tlmax，最小為T(mén)imin。組合邏 輯電 路最大延遲為 T2max ，最小為 T2min 。問(wèn)，觸發(fā)器 D2 的建立時(shí)間 T3 和保 持時(shí)間

39、T4 應(yīng) 滿(mǎn)足什么條件 首先說(shuō)下建立時(shí)間和保持時(shí)間的定義。 建立時(shí)間(setup time)是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如 果建立時(shí)間不夠，數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升沿被打入觸發(fā)器；保持時(shí)間(hold time)是指 在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后， 數(shù)據(jù)穩(wěn)定不變的時(shí) 間， 如果保持時(shí)間不夠， 數(shù)據(jù)同 樣不能被打入觸發(fā)器。 Tffpd ：觸發(fā)器的輸出響應(yīng)時(shí)間， 也就是觸發(fā)器的輸出在 clk 時(shí)鐘上升沿到來(lái) 后多長(zhǎng)的時(shí) 間內(nèi)發(fā)生變化并且穩(wěn)定，也可以理解為觸發(fā)器的輸出延時(shí)。 Tcomb ：觸發(fā)器的輸出經(jīng)過(guò)組合邏輯所需要的時(shí)間，也就是題目中的組合邏輯延遲。 Tsetup

40、 ：建立時(shí)間 Thold ：保持時(shí)間 Tclk ：時(shí)鐘周期 建立時(shí)間容限：相當(dāng)于保護(hù)時(shí)間，這里要求建立時(shí)間容限大于等于0。 保持時(shí)間容限：保持時(shí)間容限也要求大于等于0。 由上圖可知，建立時(shí)間容限=(max)-兀啤根據(jù)建立時(shí) 間容限莎0，也就是Tfk -Td(nnx)-(max)- T.tp 20,可以得到觸發(fā)器DI的 兀昨曲卜町辭】砧“由于題目沒(méi)有考慮巧彌、卩斤以我心認(rèn)為 = 0,于是得到匚訃W?獷耳山口計(jì) 即T3 由上圖可知，保持時(shí)間容限十Theid = T (uujO十 Jgi叭所以侏持時(shí)間容 限二缶j (min)4- 2* (minTlold.根瀟保持時(shí)間弈限參0*也就是遲卿(niin)

41、+ Tnb (niiiO-TholdO,得到觸發(fā)器 D2 的心 WT加(min)+ (mm)* 由于題 冃沒(méi)有考慮丁刪，所以我們認(rèn)為=山 于是得倒也孑冬丁加is 關(guān)于保持時(shí)間的理解就是，在觸發(fā)器D2的輸入信號(hào)還處在保持時(shí)間的時(shí)候，如果觸發(fā)器 D1的輸出已經(jīng)通過(guò)組合邏輯到達(dá)D2的輸入端的話(huà)，將會(huì)破壞D2本來(lái)應(yīng)該保持的數(shù)據(jù) 59、 給出某個(gè)一般時(shí)序電路的圖，有Tsetup、Tdelay、Tck-q，還有 clock的delay， 寫(xiě) 出決定最大時(shí)鐘的因素，同時(shí)給出表達(dá)式 T+TclkdealyTsetup+Tco+Tdelay ； TholdTclkdelay+Tco+Tdelay ； 60、說(shuō)說(shuō)

42、靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。 計(jì)算信號(hào)在這些 靜態(tài)時(shí)序分析是采用窮盡分析方法來(lái)提取出整個(gè)電路存在的所有時(shí)序路徑， 路徑上的傳播延時(shí)，檢查信號(hào)的建立和保持時(shí)間是否滿(mǎn)足時(shí)序要求，通過(guò)對(duì)最大路徑延時(shí) 和最小路徑延時(shí)的分析，找出違背時(shí)序約束的錯(cuò)誤。它不需要輸入向量就能窮盡所有的路 徑，且運(yùn)行速度很快、占用內(nèi)存較少，不僅可以對(duì)芯片設(shè)計(jì)進(jìn)行全面的時(shí)序功能檢查，而 且還可利用時(shí)序分析的結(jié)果來(lái)優(yōu)化設(shè)計(jì)，因此靜態(tài)時(shí)序分析已經(jīng)越來(lái)越多地被用到數(shù)字集 成電路設(shè)計(jì)的驗(yàn)證中。動(dòng)態(tài)時(shí)序模擬就是通常的仿真，因?yàn)椴豢赡墚a(chǎn)生完備的測(cè)試向量， 覆蓋門(mén)級(jí)網(wǎng)表 中的每一條路徑。因此在動(dòng)態(tài)時(shí)序分析中，無(wú)法暴露一些路徑上可能存在的 時(shí)序

43、問(wèn)題。 61、畫(huà)出 CMOS 電路的晶體管級(jí)電路圖，實(shí)現(xiàn)Y=A*B+C(D+E) 此類(lèi)題目都可以采用一種做法，首先將表達(dá)式全部用與非門(mén)和非門(mén)表示，然后將用CMOS 電路實(shí)現(xiàn)的非門(mén)和與非門(mén)代入即可。 非門(mén)既可以單獨(dú)實(shí)現(xiàn)， 也可 以用與非門(mén)實(shí)現(xiàn)(將兩輸入 端接在一起即可) 62、利用4選1數(shù)據(jù)選擇器實(shí)現(xiàn)F(x,y,z)=xz+yz (a)非門(mén) (b)與非門(mén) 假設(shè)4選1放擁選癢益的地址端分別為Al和Mh尿據(jù)輸人端分別為DO、 DI . D2和D乳由丁 Fw.y.z = xz + yz1 =0yp-+xji，2 +1 yz+jiyz 令 i DO=O, D1=X, DAI. D3= A1(SD2)=V

44、, AOl；SDL)=ZT 即可實(shí)現(xiàn) F 函數(shù) 其電豁如下圖： Do苣即 63、A、B、C、D、E進(jìn)行投票，多數(shù)服從少數(shù)，輸出是F（也就是如果A、B、C、D、E 中1的個(gè)數(shù)比0多，那么F輸出為1,否則F為0），用與非門(mén)實(shí)現(xiàn)，輸入 數(shù)目沒(méi)有 限制 記A贊成時(shí) A=1，反對(duì)時(shí) A=0 ； B贊成時(shí) A=1，反對(duì)時(shí) B=0 ； C、D、E亦是如此。由 于共5人投票且少數(shù)服從多數(shù)，因此只要有三人投贊成票即可，其他人的投票結(jié)果并不需 要考慮?；谝陨戏治?，下圖給出用與非門(mén)實(shí)現(xiàn)的電路： 、 吒高宓平 64、用邏輯門(mén)畫(huà)出 D觸發(fā)器 65、簡(jiǎn)述latch和filp-flop 的異同 本題即問(wèn)鎖存器與觸發(fā)器的異

45、同。 觸發(fā)器：能夠存儲(chǔ)一位二值信號(hào)的基本單元電路統(tǒng)稱(chēng)為“觸發(fā)器”。 鎖存器：一位觸發(fā)器只能傳送或存儲(chǔ)一位數(shù)據(jù)，而在實(shí)際工作中往往希望一次傳送或存儲(chǔ)多 位數(shù)據(jù)。為此可把多個(gè)觸發(fā)器的時(shí)鐘輸入端CP連接起來(lái)，用一個(gè)公共的控制信號(hào)來(lái)控制， 而各個(gè)數(shù)據(jù)端口仍然是各處獨(dú)立地接收數(shù)據(jù)。這樣所構(gòu)成的能一次傳送或存儲(chǔ)多位數(shù)據(jù)的電 路就稱(chēng)為“鎖存器” 66、LATCH 和DFF的概念和區(qū)別 本題即問(wèn)D鎖存器與D觸發(fā)器的概念與區(qū)別。 D觸發(fā)器是指由 時(shí)鐘邊沿觸 發(fā)的存儲(chǔ)器單元，鎖存器指一個(gè) 由信號(hào)而不是時(shí)鐘控制的電平 敏感的設(shè)備 鎖存器通過(guò)鎖存信號(hào)控制，不鎖存數(shù)據(jù)時(shí)，輸出端的信號(hào)隨輸入信號(hào)變化，就像信號(hào)通過(guò) 緩沖器

46、一樣，一旦鎖存信號(hào)起鎖存作用，則數(shù)據(jù)被鎖住，輸入信號(hào)不起作用。 67、 latch與register的區(qū)別，為什么現(xiàn)在多用register。行為級(jí)描述中l(wèi)atch如何產(chǎn)生的 latch是電平觸發(fā)，register是邊沿觸發(fā)，register在同一時(shí)鐘邊沿觸發(fā)下動(dòng)作，符合同步電 路的設(shè)計(jì)思想，而latch則屬于異步電路設(shè)計(jì)，往往會(huì)導(dǎo)致時(shí)序分析困難，不適當(dāng)?shù)膽?yīng)用 latch則會(huì)大量浪費(fèi)芯片資源。 68、How many flip-flop circuits are needed to divide by 16 (Intel) 此題即問(wèn)設(shè)計(jì)1百仆頻需醴翁觸發(fā)需，此類(lèi)問(wèn)題的解汰是：假設(shè)需雯耳分 頻，則

47、需婪的觸發(fā)器亍數(shù)；V為： Ngg3 匕式中的括號(hào)表示上取整.因此對(duì)丁分頻.需喪個(gè)觸發(fā)器. 69、 用 filp-flop 和 logic-gate 設(shè)計(jì)一個(gè) 1 位加法器，輸入 carryin 和 current-stage , 輸 出 carryout 禾口 next-stage. 考設(shè)計(jì)具有輸入輸出緩沖功能的加法器，這樣理解的話(huà)，題目做起來(lái)很簡(jiǎn)單，只要將輸入和 輸出各加一個(gè)觸發(fā)器 作為數(shù)據(jù)鎖存器即可， 也就是需要 4個(gè)觸發(fā)器。加法功能完全由門(mén)電 路實(shí)現(xiàn)。 70、實(shí)現(xiàn) N 位 Johnson Counter ， N=5 首先給大家解釋下Johnson Counter，Johnson Coun

48、ter即約翰遜計(jì)數(shù)器， 又稱(chēng)扭環(huán)形計(jì)數(shù)器， 是移位寄存器型計(jì)數(shù)器的一種。 由于環(huán)形計(jì)數(shù)器的電路狀態(tài)利用率較低，為了在不改變移位寄存器內(nèi)部結(jié)構(gòu)的條件下提高環(huán) 形計(jì)數(shù)器的電路狀態(tài)利用率，只能從改變反饋邏輯電路上想辦法。 事實(shí)上任何一種移位寄存器型計(jì)數(shù)器的結(jié)構(gòu)都可表示為如下圖所示的一般形式。其中反饋邏 輯電路的函數(shù)表達(dá)式可寫(xiě)成： q=尸（久0,I） 環(huán)形計(jì)數(shù)器是反饋邏輯函數(shù)中最簡(jiǎn)單的一種，即若將反饋邏輯函 數(shù)取為d0=7,則可得到如下圖所示的電路，這個(gè)電路稱(chēng)為扭環(huán)形計(jì)數(shù)器，也 稱(chēng)為約翰遜計(jì)數(shù)器. CLK 扭環(huán)形葉數(shù)黙電察 由F N位移位寄存器構(gòu)成的扭壞形計(jì)數(shù)器的有效狀態(tài)循環(huán)數(shù)為2W因此無(wú) 法用 g

49、的約翰遜計(jì)數(shù)器是無(wú)法實(shí)現(xiàn)的.下面給出N=6的約翰遜計(jì)魏艦(仁能門(mén) 啟動(dòng))1 71、 Cache的主要作用是什么，它與Buffer有何區(qū)別，DSP Cache即是高速緩沖存儲(chǔ)器，Cache是一個(gè)高速小容量的臨時(shí)存儲(chǔ)器，可以用高速的靜態(tài)存 儲(chǔ)器芯片實(shí)現(xiàn)，或者集成到CPU芯片內(nèi)部，存儲(chǔ) CPU最經(jīng)常訪(fǎng)問(wèn)的指令或者操作數(shù)據(jù) Buffer與Cache操作的對(duì)象不一樣。Buffer(緩沖)是為了提高內(nèi)存和硬盤(pán)(或其他I/O設(shè)備) 之間的數(shù)據(jù)交換的速度而設(shè)計(jì)的。Cache(緩存)是為了提高 cpu和內(nèi) 存之間的 數(shù)據(jù)交換速 度而設(shè)計(jì)，也就是平常見(jiàn)到的一級(jí)緩存、二級(jí)緩存、三級(jí)緩存等。 嵌入式 DSP處理器(E

50、mbedded Digital Signal Processor, EDSP)對(duì)系統(tǒng)結(jié)構(gòu)和 指令進(jìn)行了特 殊設(shè)計(jì)，使其適合于執(zhí)行DSP算法，編譯效率較高，指令執(zhí)行速度也較高。在數(shù)字濾波、 FFT、譜分析等方面 DSP算法正在大量進(jìn)入嵌入式領(lǐng)域，DSP應(yīng)用正從在通用單片機(jī)中 以普通指令實(shí)現(xiàn) DSP功能，過(guò)渡到采用嵌入式DSP處理器。嵌入式 DSP處理器有兩個(gè) 發(fā)展來(lái)源，一是DSP處理器經(jīng)過(guò)單片化、EMC改造、增加片上外設(shè)成為嵌入式DSP處 理器，TI的TMS320C2000 /C5000等屬于此范疇；二是在通用單片機(jī)或SOC中增加 DSP 協(xié)處理器，例如 In tel 的 MCS-296 和 I

51、nfin eo n(Sieme ns)的 TriCore。 72、DSP和通用處理器在結(jié)構(gòu)上有什么不同 與通用處理器相比，DSP屬于專(zhuān)用處理器，它是為了實(shí)現(xiàn)實(shí)時(shí)數(shù)字信號(hào)處理而專(zhuān)門(mén)設(shè)計(jì)的。 在結(jié)構(gòu)上，DSP 一般采用哈佛結(jié)構(gòu)，即數(shù)據(jù)緩存和指令緩存相分開(kāi)。DSP有專(zhuān)門(mén)的乘加指 令，一次乘加只需一個(gè)指令周期即可完成、而通用處理器中的乘法一般使用加法實(shí)現(xiàn)的， 一次乘法需要消耗較多的指令周期。 73、 用你熟悉的設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值的7進(jìn)制循環(huán)計(jì)數(shù)器，15進(jìn)制的呢 這里選擇用十六進(jìn)制計(jì)數(shù)器 74LS161實(shí)現(xiàn)，原理很簡(jiǎn)單：用 74LS161實(shí)現(xiàn)N(N CL1W LITJ O ENT ENP t?o

52、 a CLK RCO A A 二 9 C QB QC O D QD 三 管腳說(shuō)明： A、B、C、D :數(shù)據(jù)輸入端 QA、QB、QC、QD :數(shù)據(jù)輸出端 RCO :進(jìn)位輸出 端CLRN :異步清零端，低電平有效LDN :同步并行置入控制端，低電平有效 ENT、ENP :計(jì)數(shù)控制端，高電平有效。 下圖為用74LS161設(shè)計(jì)的可預(yù)置初值的 7進(jìn)制循環(huán)計(jì)數(shù)器，D3 D2 D1D0為預(yù)置數(shù)輸入 端。 單CEXCP A BCD 如果想設(shè)計(jì) 15進(jìn)制，只要在 QD QC QB QA=1110 時(shí)將CLRN置低即可。 74、 BLOCKING 和 NONBLOCKING賦值的區(qū)別 非阻塞賦值：塊內(nèi)的賦值語(yǔ)句同時(shí)賦值，一般用在時(shí)序電路描述中； 阻塞賦值：完成該賦值語(yǔ)句后才能做下一句的操作，一般用在組合邏輯描述。 75、 PCI總線(xiàn)的含義是什么，PCI總線(xiàn)的主要特點(diǎn)是什么 PCI的英文全稱(chēng)為 Peri