(VHDL實(shí)驗(yàn)報告)一位半加器-全加器的設(shè)計(jì)PPT優(yōu)秀課件

1、1 數(shù)字電路EDA設(shè)計(jì)與應(yīng)用 一位半加器，全加器設(shè)計(jì)一位半加器，全加器設(shè)計(jì) 2 二、實(shí)驗(yàn)?zāi)康?1 1、掌握一位二進(jìn)制半加器與全加器的原理。、掌握一位二進(jìn)制半加器與全加器的原理。 2 2、進(jìn)一步熟悉、進(jìn)一步熟悉 QUARTUSII QUARTUSII 軟件的使用方法和軟件的使用方法和 VHDL VHDL 輸入。輸入。 3 3、掌握元件例化語句的使用。、掌握元件例化語句的使用。 4 4、學(xué)習(xí)從設(shè)計(jì)文件到模塊符號的創(chuàng)建過程。、學(xué)習(xí)從設(shè)計(jì)文件到模塊符號的創(chuàng)建過程。 3 三、實(shí)驗(yàn)原理 （1 1）半加器兩輸入，兩輸出。其電路是）半加器兩輸入，兩輸出。其電路是 指對兩個輸入數(shù)據(jù)位相加，輸出一個結(jié)果位和指對兩

2、個輸入數(shù)據(jù)位相加，輸出一個結(jié)果位和 進(jìn)位，沒有進(jìn)位輸入的加法器電路。是實(shí)現(xiàn)兩進(jìn)位，沒有進(jìn)位輸入的加法器電路。是實(shí)現(xiàn)兩 個一位二進(jìn)制數(shù)的加法運(yùn)算電路。其真值如下個一位二進(jìn)制數(shù)的加法運(yùn)算電路。其真值如下 圖所示（圖所示（S S為和輸出，為和輸出，C C為進(jìn)位輸出）：為進(jìn)位輸出）： 4 三、實(shí)驗(yàn)原理 （2 2）全加器三輸入，兩輸出。其電路是）全加器三輸入，兩輸出。其電路是 在半加器的基礎(chǔ)上加了個進(jìn)位輸入的加法。其在半加器的基礎(chǔ)上加了個進(jìn)位輸入的加法。其 真值表如下圖所示：真值表如下圖所示： 5 三、實(shí)驗(yàn)原理 （3 3）由數(shù)字電路知識可知，一位全加器）由數(shù)字電路知識可知，一位全加器 可由兩個一位半加器

3、與一個或門構(gòu)成，其原理可由兩個一位半加器與一個或門構(gòu)成，其原理 圖如下圖所示。故可采用元件例化語句來實(shí)現(xiàn)圖如下圖所示。故可采用元件例化語句來實(shí)現(xiàn) 一位全加器。一位全加器。 6 四、實(shí)驗(yàn)內(nèi)容 在本實(shí)驗(yàn)中，征對半加器時，用兩個撥動開關(guān)來表示半加器在本實(shí)驗(yàn)中，征對半加器時，用兩個撥動開關(guān)來表示半加器 的兩個輸入（的兩個輸入（A A、B B），用兩個），用兩個LEDLED來表示半加器的兩個輸出（來表示半加器的兩個輸出（S S、 C C）。）。 對于全加器時，其設(shè)計(jì)利用層次結(jié)構(gòu)描述法，首先設(shè)計(jì)半加對于全加器時，其設(shè)計(jì)利用層次結(jié)構(gòu)描述法，首先設(shè)計(jì)半加 器電路，將其打包為半加器模塊；然后在頂層調(diào)用半加器模塊

4、組器電路，將其打包為半加器模塊；然后在頂層調(diào)用半加器模塊組 成全加器電路；最后將全加器電路編譯下載到實(shí)驗(yàn)箱，其中用三成全加器電路；最后將全加器電路編譯下載到實(shí)驗(yàn)箱，其中用三 個撥動開關(guān)來表示全加器的三個輸入（個撥動開關(guān)來表示全加器的三個輸入（AiAi、BiBi、Ci-1Ci-1），用兩個），用兩個 LEDLED來表示全加器的兩個輸出（來表示全加器的兩個輸出（SiSi、CiCi）。）。 實(shí)驗(yàn)箱上撥動開關(guān)檔位在下方時表示其輸出為低電平，反之實(shí)驗(yàn)箱上撥動開關(guān)檔位在下方時表示其輸出為低電平，反之 輸出市電平；當(dāng)輸出市電平；當(dāng)FPGAFPGA與其對應(yīng)的端口為高電平時與其對應(yīng)的端口為高電平時LEDLED就

5、會發(fā)光，反就會發(fā)光，反 之之LEDLED燈滅。其撥動開關(guān)與燈滅。其撥動開關(guān)與FPGAFPGA管腳的連接表以及管腳的連接表以及LEDLED燈與燈與FPGAFPGA管管 腳連接表如下兩圖所示：腳連接表如下兩圖所示： 7 五、實(shí)驗(yàn)步驟 1、建立工程文件 1 1）運(yùn)行）運(yùn)行QUARTUSII QUARTUSII 軟件。軟件。 2 2）選擇軟件中的菜單）選擇軟件中的菜單 FileNew Project Wizard FileNew Project Wizard，新建一個工，新建一個工 程。程。 3 3）點(diǎn)擊）點(diǎn)擊NEXTNEXT進(jìn)入工作目錄，設(shè)定工程名和實(shí)體名。進(jìn)入工作目錄，設(shè)定工程名和實(shí)體名。 4 4

6、）點(diǎn)擊）點(diǎn)擊NEXTNEXT，進(jìn)入下一設(shè)定對話框，（本次實(shí)驗(yàn)選用，進(jìn)入下一設(shè)定對話框，（本次實(shí)驗(yàn)選用Cyclone Cyclone IIII系列芯片系列芯片EP2C35F672C8EP2C35F672C8），在對話框的左上方的），在對話框的左上方的 Family Family 下拉菜單下拉菜單 中選取中選取 CycloneII CycloneII，在中間右邊的，在中間右邊的Pin countPin count下拉菜單中選取下拉菜單中選取672672，在，在 Speed grade Speed grade 下拉菜單中選取下拉菜單中選取 8 8，在左下方的，在左下方的 Available devi

7、ces Available devices 框中選取框中選取 EP2C35F672C8 EP2C35F672C8。點(diǎn)擊。點(diǎn)擊 NEXT NEXT 完成器件的選取，進(jìn)入完成器件的選取，進(jìn)入 EDA EDA TOOLTOOL設(shè)定界面。設(shè)定界面。 5 5）按默認(rèn)選項(xiàng)，點(diǎn)擊）按默認(rèn)選項(xiàng)，點(diǎn)擊NEXTNEXT出現(xiàn)新建工程以前所有的設(shè)定信息，出現(xiàn)新建工程以前所有的設(shè)定信息， 再點(diǎn)擊再點(diǎn)擊FINISHFINISH完成新建工程的建立。完成新建工程的建立。 （一）半加器的設(shè)計(jì)（一）半加器的設(shè)計(jì) 8 五、實(shí)驗(yàn)步驟 2、建立文本設(shè)計(jì)文件 1 1）選擇）選擇File-New-Device Design Files-V

8、HDL File-New-Device Design Files-VHDL FileFile，點(diǎn)擊，點(diǎn)擊OKOK按鈕，打開進(jìn)入文本編輯器對話框。按鈕，打開進(jìn)入文本編輯器對話框。 2 2）在文本編輯器中輸入對應(yīng)）在文本編輯器中輸入對應(yīng)VHDLVHDL程序代碼，如下圖程序代碼，如下圖 所示：所示： 3 3）對文本文件進(jìn)行編譯。選擇）對文本文件進(jìn)行編譯。選擇processing-processing- compiler tool-startcompiler tool-start或直接點(diǎn)快捷欄上的三角形則會出或直接點(diǎn)快捷欄上的三角形則會出 現(xiàn)編譯器窗口。需要說明的是在進(jìn)行設(shè)計(jì)文件的綜合和分現(xiàn)編譯器窗口

9、。需要說明的是在進(jìn)行設(shè)計(jì)文件的綜合和分 析，也可以單獨(dú)打開某個分析綜析，也可以單獨(dú)打開某個分析綜 合過程不必進(jìn)行全編譯合過程不必進(jìn)行全編譯 界面。當(dāng)完成上述窗口的設(shè)定后，點(diǎn)擊界面。當(dāng)完成上述窗口的設(shè)定后，點(diǎn)擊 START START 按鈕進(jìn)行按鈕進(jìn)行 設(shè)計(jì)文件的全編譯。如果文件有錯，在軟件的下方則會提設(shè)計(jì)文件的全編譯。如果文件有錯，在軟件的下方則會提 示錯誤的原因和位置，以便于使用者進(jìn)行修改直到設(shè)計(jì)文示錯誤的原因和位置，以便于使用者進(jìn)行修改直到設(shè)計(jì)文 件無錯。整個編譯完成，軟件會提示編譯成功。件無錯。整個編譯完成，軟件會提示編譯成功。 （一）半加器的設(shè)計(jì)（一）半加器的設(shè)計(jì) 9 五、實(shí)驗(yàn)步驟 3

10、、管腳分配 1 1）點(diǎn)擊）點(diǎn)擊 Assignments Assignments 菜單下面的菜單下面的 Assignment Editor Assignment Editor，進(jìn)入到，進(jìn)入到 引腳分配窗口。將彈出的窗口中的引腳分配窗口。將彈出的窗口中的 All All 改成改成 pin pin ，再點(diǎn)擊，再點(diǎn)擊 List List， 在在 Nodes Found Nodes Found窗口會出現(xiàn)所有信號的名稱，點(diǎn)擊中間的按鈕則窗口會出現(xiàn)所有信號的名稱，點(diǎn)擊中間的按鈕則 Selected Nodes Selected Nodes 窗口下方出現(xiàn)被選擇的端口名稱。雙擊窗口下方出現(xiàn)被選擇的端口名稱。雙擊

11、 OK OK 按鈕，按鈕， 完成設(shè)置。進(jìn)入管腳分配窗口。如下圖所示：完成設(shè)置。進(jìn)入管腳分配窗口。如下圖所示： 2 2）依照）依照“硬件與硬件與 FPGA FPGA 的管腳連接表的管腳連接表”分配對應(yīng)的輸入管腳名分配對應(yīng)的輸入管腳名 ， 依照依照“LED“LED燈與燈與FPGAFPGA管腳連接表管腳連接表”分配對應(yīng)的輸出管腳名。本次實(shí)驗(yàn)分配對應(yīng)的輸出管腳名。本次實(shí)驗(yàn) 的分配關(guān)系是：（輸入端的分配關(guān)系是：（輸入端 a a、b b分別對應(yīng)的分別對應(yīng)的 FPGA FPGA 管腳名為管腳名為 H8 H8、J8J8， 輸出端輸出端 c c、s s分別對應(yīng)的分別對應(yīng)的 FPGA FPGA 管腳名為管腳名為

12、G13 G13 、G15G15），如下圖所示：），如下圖所示： 3 3）分配完管腳后，再次進(jìn)行一次全編譯，使分配的管腳有效。）分配完管腳后，再次進(jìn)行一次全編譯，使分配的管腳有效。 （一）半加器的設(shè)計(jì)（一）半加器的設(shè)計(jì) 10 五、實(shí)驗(yàn)步驟 4、對設(shè)計(jì)文件進(jìn)行仿真 1 1）選擇）選擇File-NewFile-New，在彈出的對話框中選擇，在彈出的對話框中選擇Vector Waveform Vector Waveform FileFile，點(diǎn)擊，點(diǎn)擊OKOK按鈕，打開進(jìn)入一個空的波形編輯器窗口。按鈕，打開進(jìn)入一個空的波形編輯器窗口。 2 2）設(shè)置仿真結(jié)束時間，波形編輯器默認(rèn)的仿真結(jié)束時間為）設(shè)置仿真

13、結(jié)束時間，波形編輯器默認(rèn)的仿真結(jié)束時間為 1 1S S， 根據(jù)仿真需要，可以自由設(shè)置仿真的結(jié)束時間（本次設(shè)置的為根據(jù)仿真需要，可以自由設(shè)置仿真的結(jié)束時間（本次設(shè)置的為1ms1ms）。）。 選擇選擇 QUARTUSII QUARTUSII 軟件的軟件的 Edit-End Time Edit-End Time命令，彈出線路束時間對話命令，彈出線路束時間對話 框，在框，在 Time Time框辦輸入仿真結(jié)束時間，點(diǎn)擊框辦輸入仿真結(jié)束時間，點(diǎn)擊OKOK按鈕完成設(shè)置。如下圖按鈕完成設(shè)置。如下圖 所示：所示： 3 3）加入輸入、輸出端口，在波形編輯器窗口左邊的端口名列表）加入輸入、輸出端口，在波形編輯器窗

14、口左邊的端口名列表 區(qū)點(diǎn)擊鼠標(biāo)右鍵，在彈出的右鍵菜單中選擇區(qū)點(diǎn)擊鼠標(biāo)右鍵，在彈出的右鍵菜單中選擇 Insert Node or Bus Insert Node or Bus 命令，在彈出的命令，在彈出的 Insert Node or Bus Insert Node or Bus 對話框界面中點(diǎn)擊對話框界面中點(diǎn)擊 Node Node FinderFinder按鈕。在出現(xiàn)的按鈕。在出現(xiàn)的 Node Finder Node Finder 界面中的界面中的 Filter Filter 列表中選列表中選 擇擇 點(diǎn)擊點(diǎn)擊 List List，在，在 Nodes Found Nodes Found 窗口出現(xiàn)

15、所有信號的名稱，點(diǎn)擊中窗口出現(xiàn)所有信號的名稱，點(diǎn)擊中 間的按鈕則間的按鈕則 Selected Nodes Selected Nodes 窗口下方出現(xiàn)被選擇的端口名稱。雙擊窗口下方出現(xiàn)被選擇的端口名稱。雙擊 OKOK按鈕，完成設(shè)置，回到按鈕，完成設(shè)置，回到 Insert Node or Bus Insert Node or Bus 對話框，雙擊對話框，雙擊OKOK按鈕，按鈕， 所有的輸入、輸出端口將會在端口名列表區(qū)內(nèi)顯示出來。所有的輸入、輸出端口將會在端口名列表區(qū)內(nèi)顯示出來。 （一）半加器的設(shè)計(jì)（一）半加器的設(shè)計(jì) 11 五、實(shí)驗(yàn)步驟 4、對設(shè)計(jì)文件進(jìn)行仿真 4 4）編輯輸入端口波形，即指定輸入端

16、口的邏輯電平變化，在波形編輯窗）編輯輸入端口波形，即指定輸入端口的邏輯電平變化，在波形編輯窗 口中，選擇要輸入波形的輸入端口。以口中，選擇要輸入波形的輸入端口。以 b b 端口為例，右鍵單擊端口為例，右鍵單擊 b b ，依次選，依次選 擇擇value-clock-periodvalue-clock-period，將時間改為，將時間改為1us1us。然后重復(fù)此過程將。然后重復(fù)此過程將 a a 的時間改的時間改 成成 2us 2us （a a的周期是的周期是b b的的2 2倍），再將輸入端的倍），再將輸入端的D0-D3D0-D3選擇不同的周期（一次選擇不同的周期（一次 要有所差別）。最后選擇軟件的

17、要有所差別）。最后選擇軟件的 FieSave FieSave進(jìn)行保存。進(jìn)行保存。 5 5）指定仿真器設(shè)置，在仿真過程中有時序仿真和功能仿真之分，在這）指定仿真器設(shè)置，在仿真過程中有時序仿真和功能仿真之分，在這 里介紹功能仿真。在里介紹功能仿真。在 QUARTUSII QUARTUSII軟件中選擇軟件中選擇 ProcessingSimulator Tool ProcessingSimulator Tool 命令，打開仿真器工具窗口，如下圖所示。命令，打開仿真器工具窗口，如下圖所示。 按圖按圖 上的提示，首先產(chǎn)生功能仿真網(wǎng)表文件（在上的提示，首先產(chǎn)生功能仿真網(wǎng)表文件（在simulation mod

18、esimulation mode后選后選 擇擇FunctionalFunctional），點(diǎn)擊產(chǎn)生功能仿真網(wǎng)表的按鈕），點(diǎn)擊產(chǎn)生功能仿真網(wǎng)表的按鈕 Generate Functional Generate Functional Simulation NetlistSimulation Netlist，產(chǎn)生功能仿真網(wǎng)表，然后點(diǎn)擊開始仿真的，產(chǎn)生功能仿真網(wǎng)表，然后點(diǎn)擊開始仿真的 START START 按按 鈕開始進(jìn)行仿真，直到仿真進(jìn)度條為鈕開始進(jìn)行仿真，直到仿真進(jìn)度條為 100% 100%完成仿真。點(diǎn)擊仿真報告窗口按完成仿真。點(diǎn)擊仿真報告窗口按 鈕鈕 Report Report，觀察仿真波形。確

19、定其符合實(shí)驗(yàn)內(nèi)容。實(shí)驗(yàn)仿真波形如下所示：，觀察仿真波形。確定其符合實(shí)驗(yàn)內(nèi)容。實(shí)驗(yàn)仿真波形如下所示： （一）半加器的設(shè)計(jì)（一）半加器的設(shè)計(jì) 12 五、實(shí)驗(yàn)步驟 6、從設(shè)計(jì)文件到目標(biāo)器件的加載 完成對器件的加載有兩種形式，一種是對目標(biāo)器件進(jìn)行加載文件，一種是對目標(biāo)器件的配置芯完成對器件的加載有兩種形式，一種是對目標(biāo)器件進(jìn)行加載文件，一種是對目標(biāo)器件的配置芯 片進(jìn)行加載。這里我們介紹對目標(biāo)器件片進(jìn)行加載。這里我們介紹對目標(biāo)器件 EP2C35F672C8 EP2C35F672C8進(jìn)行加載的方法。進(jìn)行加載的方法。 1 1）使用下載電纜將）使用下載電纜將 PC PC 機(jī)與實(shí)驗(yàn)系統(tǒng)連接起來。機(jī)與實(shí)驗(yàn)系統(tǒng)連接

20、起來。 2 2）選擇）選擇 QUARTUSII QUARTUSII 軟件的軟件的 ToolsProgrammer ToolsProgrammer 命令，進(jìn)行編程器窗口。如果沒有設(shè)置編命令，進(jìn)行編程器窗口。如果沒有設(shè)置編 程硬件，則編程硬件類型為程硬件，則編程硬件類型為 No Hardware No Hardware，需要對編程硬件進(jìn)行設(shè)置。點(diǎn)擊，需要對編程硬件進(jìn)行設(shè)置。點(diǎn)擊 Hardware Setup Hardware Setup 編程硬件設(shè)置按鈕，進(jìn)行如下圖編程硬件設(shè)置按鈕，進(jìn)行如下圖 所示的編程硬件設(shè)置對話框。所示的編程硬件設(shè)置對話框。 3 3）點(diǎn)擊）點(diǎn)擊 Add Hardware Ad

21、d Hardware 按鈕，出現(xiàn)按鈕，出現(xiàn) Add Hardware Add Hardware 對話框，在對話框，在 Add Hardware Add Hardware 對話框中，對話框中， 從從 Hardware type Hardware type 列表中選擇所需要硬件類型，如果是列表中選擇所需要硬件類型，如果是 USB USB 接口的請參照用戶使用手冊中的接口的請參照用戶使用手冊中的 USB USB 電纜的安裝與使用，如果使用的是并口下載線則選取如下圖電纜的安裝與使用，如果使用的是并口下載線則選取如下圖 所示的硬件類型，點(diǎn)擊所示的硬件類型，點(diǎn)擊 OK OK按鈕，按鈕， 完成對硬件類型的設(shè)

22、置?；氐骄幊唐饔布O(shè)置窗口，完成對硬件類型的設(shè)置?；氐骄幊唐饔布O(shè)置窗口， 點(diǎn)擊點(diǎn)擊 Close Close 按鈕退出設(shè)置。則在編程器對按鈕退出設(shè)置。則在編程器對 話框中的編程硬件類型會出現(xiàn)剛才選取的編程器硬件。話框中的編程硬件類型會出現(xiàn)剛才選取的編程器硬件。 4 4）此次實(shí)驗(yàn)室所用的安裝驅(qū)動的方式為：右鍵）此次實(shí)驗(yàn)室所用的安裝驅(qū)動的方式為：右鍵“我的電腦我的電腦”-”-設(shè)備管理器設(shè)備管理器-雙擊有黃色問雙擊有黃色問 號通用號通用USB-USB-驅(qū)動程序驅(qū)動程序-更新驅(qū)動程序更新驅(qū)動程序-從列表或安裝從列表或安裝-下一步下一步-下一步下一步-從磁盤安裝從磁盤安裝-瀏覽瀏覽 -在我的電腦在我的電

23、腦D D盤中選擇找到盤中選擇找到USB blusterUSB bluster即可安裝好驅(qū)動。即可安裝好驅(qū)動。 5 5）如果軟件已運(yùn)行一個工程，則在打開編程器的時候，編程器窗口會自動出現(xiàn)這個工程文）如果軟件已運(yùn)行一個工程，則在打開編程器的時候，編程器窗口會自動出現(xiàn)這個工程文 件要加載到目標(biāo)器件的文件，如果要加載其它文件可以從其它地方進(jìn)行添加更改。選好加載文件件要加載到目標(biāo)器件的文件，如果要加載其它文件可以從其它地方進(jìn)行添加更改。選好加載文件 后，再點(diǎn)選后，再點(diǎn)選 Progam/Configure Progam/Configure，編程模式選取，編程模式選取 JTAG JTAG 模式，點(diǎn)擊模式，點(diǎn)

24、擊 STRAT STRAT進(jìn)行文件加載，直到加載進(jìn)行文件加載，直到加載 進(jìn)度變?yōu)檫M(jìn)度變?yōu)?100% 100%，文件成功加載完成。，文件成功加載完成。 （一）半加器的設(shè)計(jì)（一）半加器的設(shè)計(jì) 13 五、實(shí)驗(yàn)步驟 1、建立工程文件（步驟同“半加器的設(shè)計(jì)”） 2、建立文本設(shè)計(jì)文件 全加器的設(shè)計(jì)采用全加器的設(shè)計(jì)采用“元件例化語句元件例化語句”，故需建立兩個，故需建立兩個VHDLVHDL文文 本編輯對話框（一個頂層文件，一個底層文件）。在相應(yīng)的編輯框中本編輯對話框（一個頂層文件，一個底層文件）。在相應(yīng)的編輯框中 輸入相應(yīng)的輸入相應(yīng)的VHDLVHDL語句，再分別以各自的實(shí)體名進(jìn)行保存。注意的是頂語句，再分別

25、以各自的實(shí)體名進(jìn)行保存。注意的是頂 層文件名應(yīng)必須與工程名一致。此次實(shí)驗(yàn)底層文件為半加器層文件名應(yīng)必須與工程名一致。此次實(shí)驗(yàn)底層文件為半加器VHDLVHDL語句，語句， 頂層文件為全加器頂層文件為全加器VHDLVHDL語句，其語句分別如下兩圖所示：語句，其語句分別如下兩圖所示： 接下來的步驟與接下來的步驟與“半加器的設(shè)計(jì)半加器的設(shè)計(jì)”步驟一樣。步驟一樣。 （二）全加器的設(shè)計(jì)（二）全加器的設(shè)計(jì) 14 五、實(shí)驗(yàn)步驟 3、管腳分配 主要步驟同主要步驟同“半加器的設(shè)計(jì)半加器的設(shè)計(jì)”。 本次實(shí)驗(yàn)全加器的本次實(shí)驗(yàn)的分配關(guān)系是：（輸入端本次實(shí)驗(yàn)全加器的本次實(shí)驗(yàn)的分配關(guān)系是：（輸入端 a a、b b、 CiC

26、i分別對應(yīng)的分別對應(yīng)的 FPGA FPGA 管腳名為管腳名為 H8 H8、J8J8、J9J9，輸出端，輸出端 s s、cici分別對應(yīng)分別對應(yīng) 的的 FPGA FPGA 管腳名為管腳名為 G13 G13 、G15G15），如下圖所示：），如下圖所示： （二）全加器的設(shè)計(jì)（二）全加器的設(shè)計(jì) 15 五、實(shí)驗(yàn)步驟 4、對設(shè)計(jì)文件進(jìn)行仿真(步驟同“半加器的設(shè)計(jì)”) 全加器中全加器中CiCi的周期是的周期是b b的兩倍，的兩倍，b b的周期是的周期是a a的兩倍。實(shí)驗(yàn)仿真波形如的兩倍。實(shí)驗(yàn)仿真波形如 下所示：下所示： 5、從設(shè)計(jì)文件到目標(biāo)器件的加載（步驟同“半加器的設(shè)計(jì)”） （二）全加器的設(shè)計(jì)（二）全加

27、器的設(shè)計(jì) 16 五、實(shí)驗(yàn)步驟 實(shí)驗(yàn)要求創(chuàng)建文件時底層文件用文本輸入，頂層文件用圖形輸實(shí)驗(yàn)要求創(chuàng)建文件時底層文件用文本輸入，頂層文件用圖形輸 入，即需要將底層的已經(jīng)設(shè)計(jì)好的文本文件生成一個模塊符號文件作入，即需要將底層的已經(jīng)設(shè)計(jì)好的文本文件生成一個模塊符號文件作 為自己的功能模塊符號在頂層調(diào)用，該符號就像圖形設(shè)計(jì)文件中的任為自己的功能模塊符號在頂層調(diào)用，該符號就像圖形設(shè)計(jì)文件中的任 何其它宏功能符號一樣可被高層設(shè)計(jì)重復(fù)調(diào)用。何其它宏功能符號一樣可被高層設(shè)計(jì)重復(fù)調(diào)用。 其方法為：在建立的文本文件其方法為：在建立的文本文件(VHDL(VHDL半加器代碼半加器代碼) )中，選擇中，選擇 Create/

28、Update-Create Symbol for Current FileCreate/Update-Create Symbol for Current File，點(diǎn)擊確定，即，點(diǎn)擊確定，即 可創(chuàng)建一個代表剛才打開的設(shè)計(jì)文件功能的符號（可創(chuàng)建一個代表剛才打開的設(shè)計(jì)文件功能的符號（.bsf.bsf）。模塊文件）。模塊文件 創(chuàng)建完成后，再新建一個圖形編輯文件，打開圖形編輯器對話框。在創(chuàng)建完成后，再新建一個圖形編輯文件，打開圖形編輯器對話框。在 圖形編輯器窗呂的工件區(qū)雙擊鼠標(biāo)左鍵，或點(diǎn)擊圖中的符號工具按鈕，圖形編輯器窗呂的工件區(qū)雙擊鼠標(biāo)左鍵，或點(diǎn)擊圖中的符號工具按鈕， 或選擇菜單或選擇菜單Edit-Insert Symbol.Edit-Insert Symbol.。在。在SymboSymbo對話框中的對話框中的ProjectProject項(xiàng)項(xiàng) 下會出現(xiàn)前面創(chuàng)建的半加器模塊符號文件，我們就可以對其進(jìn)行調(diào)用。下會出現(xiàn)前面創(chuàng)建的半加器模塊符號文件，我們就可以對其進(jìn)行調(diào)用。 本次實(shí)驗(yàn)要用到兩個半加器模塊和一個或門模塊，再對其連接起來，本次實(shí)驗(yàn)要用到兩個半加器模塊和一個或門模塊，再對其連接起來， 并定義端口。結(jié)果如下圖所示：并定義端口。結(jié)果如下圖所示： 其它步驟均與其它步驟均與“全加器的設(shè)計(jì)全加器的設(shè)計(jì)”步驟相同。此處不再一一贅述。步驟相同。此處不再一一贅