采用VHDL層次化文件設(shè)計一個四位全加器.docx

采用VHDL層次化文件設(shè)計一個四位全加器一、實訓(xùn)目的1.鞏固VHDL層次化文件設(shè)計方法。2.培養(yǎng)應(yīng)用VHDL層次化文件設(shè)計法的技能。二、實訓(xùn)器材計算機(jī)與Quartus 工具軟件。三、實訓(xùn)指導(dǎo)（一）實訓(xùn)原理4位二進(jìn)制加法器由4個全加器構(gòu)成，而全加器又由一個半加器和一個或門構(gòu)成，半加器的真值表如表5-1所示：表5-1 半加器的真值表輸入輸出absoco0000011010101101半加器的邏輯表達(dá)式為：so=NOT(a XOR(NOT b)co=a AND b一位全加器的真值表如表5-2所示：表5-2 一位全加器的真值表c_ini1i2fsc_out0000000110010100110110010101011100111111（二）實訓(xùn)步驟1.電路模塊劃分根據(jù)算法分析，4位二進(jìn)制加法器可由4個全加器構(gòu)成，畫出其原理方框圖。全加器原理方框圖如圖5-1所示。而每個全加器又可劃分為一個半加器和一個或門這兩個更小的模塊，畫出其原理方框圖。4位二進(jìn)制加法器原理方框圖如圖5-2所示。圖5-1 一位全加器原理方框圖圖5-2 4位二進(jìn)制加法器原理框圖2.設(shè)計底層設(shè)計文件（1）設(shè)計半減器文件halfadd.vhd。（2）設(shè)計或門電路文件orgate.vhd。（3）設(shè)計全加器電路文件fulladd.vhd，其中把半加器和或門電路文件作為元件調(diào)用。3.設(shè)計頂層設(shè)計文件設(shè)計頂層設(shè)計文件add4.vhd，其中把全加器文件作為元件調(diào)用。VHDL代碼如下：halfadd.vhd文件代碼如下：ENTITY halfadd IS PORT(a,b:IN BIT; so,co:OUT BIT);END halfadd;ARCHITECTURE a OF halfadd ISBEGIN PROCESS(a,b) BEGIN so=NOT(a XOR(NOT b) AFTER 10ns; co=a AND b AFTER 10 ns; END PROCESS;END a;orgate.vhd文件代碼如下：ENTITY orgate IS PORT(a1,b1:IN BIT; o:OUT BIT);END orgate;ARCHITECTURE a OF orgate ISBEGIN o=a1 OR b1;END a;fulladd.vhd文件代碼如下：ENTITY fulladd IS PORT(i1,i2,c_in:IN BIT; fs,c_out:OUT BIT);END fulladd;ARCHITECTURE a OF fulladd IS SIGNAL temp_s,temp_c1,temp_c2:BIT;COMPONENT halfadd PORT(a,b:IN BIT; so,co:OUT BIT);END COMPONENT;COMPONENT orgate PORT(a1,b1:IN BIT; o:OUT BIT);END COMPONENT;BEGIN U0:halfadd PORT MAP(i1,i2,temp_s,temp_c1); U1:halfadd PORT MAP(temp_s,c_in,fs,temp_c2); U2:orgate PORT MAP(temp_c1,temp_c2,c_out);END a;add4.vhd文件代碼如下：ENTITY add4 IS PORT(a,b:IN BIT_VECTOR(3 DOWNTO 0); cin:IN BIT; so:OUT BIT_VECTOR(3 DOWNTO 0); co:OUT BIT);END add4;ARCHITECTURE a OF add4 IS SIGNAL temp_co0,temp_co1,temp_co2:BIT; COMPONENT fulladd IS PORT(i1,i2,c_in:IN BIT; fs,c_out:OUT BIT); END COMPONENT; BEGIN U0:fulladd PORT MAP(a(0),b(0),cin,so(0),temp_co0); U1:fulladd PORT MAP(a(1),b(1),temp_co0,so(1),temp_co1); U2:fulladd PORT MAP(a(2),b(2),temp_co1,so(2),temp_co2); U3:fulladd PORT MAP(a(3),b(3),temp_co2,so(3),co);END a;1. 編譯頂層設(shè)計文件把以上各個模塊的VHDL設(shè)計文件放入同一個文件夾中，以頂層文件建立工程，直接編譯頂層文件同時也就編譯各個底層模