VoIP 網(wǎng)關(guān)低層 E1 與 USB 單片機之間的 FPGA 實現(xiàn).doc

精品論文推薦voip 網(wǎng)關(guān)低層 e1 與 usb 單片機之間的 fpga 實現(xiàn)吳相林 北京郵電大學信息與通信工程學院，北京（100876） e-mail: 摘要：本文首先分析了 voip 電話系統(tǒng)的優(yōu)點。并且由于在當前相當長的一段時間之內(nèi)它是不可能完全取代 pstn 網(wǎng)絡，因此和 pstn 網(wǎng)絡的融合成為一種發(fā)展趨勢。結(jié)合這些特點， 本文給出了一種將 pstn 網(wǎng)絡與 ip 網(wǎng)絡互聯(lián)的 voip 網(wǎng)關(guān)的實現(xiàn)方案。這種方案的特點是能夠支持更大容量的語音話路數(shù)據(jù)。本文分析了 voip 網(wǎng)絡低層的具體實現(xiàn)，并詳細介紹了數(shù)字通信接口(e1)與 usb 單片機之間的 fpga 實現(xiàn)。其中對設計過程中遇到的難點以及如何 解決的辦法做了詳細的說明。最后在 quartus ii 下仿真驗證了該 fpga 邏輯設計的正確性。關(guān)鍵詞：數(shù)字通信接口(e1)；fpga；usb 單片機；voip 網(wǎng)關(guān)1.引言ip（internet protocol）電話是一種數(shù)字電話，是技術(shù)創(chuàng)新的一種通信服務業(yè)務。它把語 音、壓縮編碼、打包分組、分配路由、存儲交換、解包解壓等交換處理在 ip 網(wǎng)或互聯(lián)網(wǎng)上 實現(xiàn)語音通信。它促進了網(wǎng)絡資源利用，降低語音業(yè)務成本。因此在全球范圍內(nèi)得到了迅速 的發(fā)展，可以說是當今世界上發(fā)展最快、普及最快的一門應用服務技術(shù)之一，也是計算機網(wǎng) 絡界關(guān)注的熱點之一1。電信公司開始認識到利用 internet 實現(xiàn)語音業(yè)務的巨大潛在市場， 他們開始考慮如何將 internet 和已有的 pstn 結(jié)合起來，從而更加廣泛的普通電話用戶提供 業(yè)務。利用 internet 代替?zhèn)鹘y(tǒng)的長途電話線路可以大大降低成本。雖然 voip 擁有許多優(yōu)點， 但絕不可能在短期內(nèi)完全取代已有悠久歷史并發(fā)展成熟的 pstn 電路交換網(wǎng)，所以現(xiàn)階段兩 者勢必會共存一段時間。為了要讓兩者間能相互溝通，勢必要建立一個互通的接口及管道。 本文介紹了實現(xiàn)大容量處理 pstn 網(wǎng)絡到 ip 網(wǎng)絡的網(wǎng)關(guān)一種解決方案。2.pstn 網(wǎng)絡與 ip 網(wǎng)絡互聯(lián)方案原理在本設計中，pstn 網(wǎng)絡與 ip 網(wǎng)絡互聯(lián)的原理是這樣的：通過數(shù)字通信接口連接到 pstn 網(wǎng)絡，將多路 pcm 數(shù)據(jù)經(jīng)過 fpga 對數(shù)據(jù)做進一步的處理，然后將數(shù)據(jù)送到 usb 單片機， 最后通過 usb 接口連接到主機，從而實現(xiàn)了 pstn 網(wǎng)絡數(shù)據(jù)到主機的數(shù)據(jù)接入，然后再通 過連接到主機的網(wǎng)線與 ip 網(wǎng)絡互聯(lián)。ip 網(wǎng)絡與 pstn 網(wǎng)絡的互聯(lián)可以參看圖 12。圖 1 ip 網(wǎng)絡與 pstn 網(wǎng)絡互聯(lián)2.1 e1 系統(tǒng)簡介pdh（plesiochronous digital hierarchy，準同步數(shù)字體系）體系中包含兩種主要的通信-5-系統(tǒng)：e1 系統(tǒng)和 t1 系統(tǒng)。itu-t 建議的 e1 系統(tǒng)主要應用于歐洲；ansi 建議的 t1 系統(tǒng)主要應用在美國、加拿大和日本等地。e1 和 t1 具有相同的采樣頻率（8khz）、pcm 幀長度（125s）、每編碼字位數(shù)（8bit）、 時隙位速率（64kbit/s）。e1 和 t1 也存在一些不同的特性，如：e1 采用 13 折線的 a 律編 解碼，t1 采用 15 折線 律編解碼3；e1 每個 pcm 基群幀包含 32 個時隙，t1 為 24 個時 隙；e1 每個 pcm 基群幀包含 256 比特，t1 每個基群幀為 193 比特。因此，e1 提供2.048mbit/s 的速率帶寬，而 t1 提供速率帶寬為 1.544mbit/s。e1 有成幀、成復幀與不成幀三種方式，本設計 e1 配置為成幀方式。在成幀的 e1 中第0 時隙用于傳輸幀同步數(shù)據(jù)，其余 31 個時隙可以用于傳輸有效數(shù)據(jù)，在成幀的 e1 中第 0 時 隙用于傳輸幀同步數(shù)據(jù)，其余 31 個時隙可以用于傳輸有效數(shù)據(jù)；在成復幀的 e1 中，除了 第 0 時隙外，第 16 時隙是用于傳輸信令的，只有第 1 到 15，第 17 到第 31 共 30 個時隙可 用于傳輸有效數(shù)據(jù)；而在不成幀的 e1 中，所有 32 個時隙都可用于傳輸有效數(shù)據(jù)。2.2 e1 芯片 ds21q50 簡介每個 ds21q50 芯片集成了四個 e1，單個 ds21q50 芯片可以配置成 ibo（interleave bus operation）模式，它允許將多個 e1 數(shù)據(jù)流（本設計是四個 e1 數(shù)據(jù)流）復用到一條高速 pcm 線路上去。同時使用了系統(tǒng)時鐘合成器，它可以從任何一個 e1 線路恢復得到時鐘（或外部 時鐘）生成更高頻率的時鐘。在配置成 ibo 模式后，芯片輸出的同步時鐘同時也變成了2.048mhz*n(n 的值可以取 1、2、4、8)。配置成 ibo 模式后 ds21q50 芯片的外部連接圖 如圖 24所示。2.3 設計實現(xiàn)原理圖 2 四端口 e1 收發(fā)器 ds21q50本設計實現(xiàn) e1(數(shù)字通信接口)與 usb 單片機之間的數(shù)據(jù)通路用 fpga 編程實現(xiàn)，e1 使 用的是 ds21q50 芯片，并將其配置成 ibo 模式。為保證靈活性，本設計是將 4 路 e1 數(shù)據(jù) 配置到一條 pcm 數(shù)據(jù)鏈路上去，因此生成的同步時鐘是 2.048mhz*4。為實現(xiàn)大容量數(shù)據(jù) 通信，使用了四片 ds21q50 芯片，也就是實現(xiàn)了總計 16 個 e1 到 usb 單片機的數(shù)據(jù)通路實 現(xiàn)。fpga 使用 verilog hdl 編程實現(xiàn)，在 usb 單片機一側(cè)由 gpif 接口與單片機連接。fpga 部分分成幾個模塊完成，分為接收和發(fā)送兩部分，整個設計的流程圖如圖 4 所示。接收部分包括三個模塊：串并變換模塊、復用模塊、數(shù)據(jù)緩存模塊。發(fā)送部分包括四個模塊： 自下而上分別是：數(shù)據(jù)緩存模塊，分發(fā)數(shù)據(jù)模塊，小的數(shù)據(jù)緩存模塊和并串轉(zhuǎn)換模塊。（注： 接收和發(fā)送都是相對于 fpga 設計一側(cè)，即接收到 e1 數(shù)據(jù)和發(fā)送給 e1 數(shù)據(jù)）本設計的難點部分在于如何處理好同步問題、利用 ip core 產(chǎn)生的 fifo 造成的讀寫延遲問題、時鐘沿的選擇、以及如何保證在發(fā)送端將數(shù)據(jù)分發(fā)到正確的通道。 數(shù)據(jù)處理過程，在接收方，我們自己利用 e1 產(chǎn)生的時鐘生成幀同步信號，送入每個ds21q50 芯片，這樣就保證了各個芯片數(shù)據(jù)的同步接收問題。并利用 ds21q50 芯片恢復得來的 8.192mhz 時鐘進行四分頻和八分頻。在 8.192mhz 時鐘下對每個芯片產(chǎn)生的數(shù)據(jù)進行 串并變換，輸出 8 位寬的并行數(shù)據(jù)。由于輸出的數(shù)據(jù)是在時鐘的上升沿開始輸出數(shù)據(jù)，所以 我們選擇在時鐘的下降沿采樣數(shù)據(jù)以保證采樣數(shù)據(jù)的正確性。同理在發(fā)送方我們需要等待接 收同步信號的到來，并使用計數(shù)的方法在下一個同步信號到來時輸出數(shù)據(jù)。當然這主要是因 為發(fā)送的前一級是由 fifo 實現(xiàn)。倘若由 ram 實現(xiàn)的話，可以不等到下一個幀同步信號到 來時就輸出相應的數(shù)據(jù)。這也可以造成更小的信道延遲。并且在發(fā)送方我們需要在時鐘的上 升沿輸出數(shù)據(jù)。在 8.192mhz 時鐘下 pcm 總線時序圖參看圖 34。圖 3 8.192mhz 時鐘下 pcm 總線時序圖由于利用 ip core 產(chǎn)生的 fifo 造成的讀寫延遲問題，我們需要在每級 fifo 至少寫入八 個數(shù)據(jù)時，這時候再開始讀數(shù)據(jù)才是安全的。否則讀出的數(shù)據(jù)是零或以前的數(shù)據(jù)，將造成數(shù) 據(jù)時隙之間的混亂。對于如何在發(fā)送端如何保證數(shù)據(jù)能正確的分發(fā)到正確的通道，我們根據(jù)每次從單片機接 收到的數(shù)據(jù)特點。由于單片機 usb 接口設置成批處理模式，每次傳輸 512bit 數(shù)據(jù)。因此我 們充分利用這個特點，在 usb 驅(qū)動程序時及早做出這種預處理，保證每次發(fā)送的 512bit 數(shù) 據(jù)都是 16 個 e1 的數(shù)據(jù)的一個固定順序。比如每次都是從左到右這 16 個 e1 單個時隙數(shù)據(jù) 的組合。這樣可以簡化了我們 fpga 做處理的復雜度。對每個 512bit 數(shù)據(jù)，當檢測到有數(shù) 據(jù)時，由于單片機一側(cè)的時鐘頻率遠遠高于 ds21q50 的速率，所以每次只要檢測到 fifo 不空，就可以保證能夠讀到 512bit 數(shù)據(jù)。當空時我們可以停止讀數(shù)據(jù)，并向下一級寫入 512 個全零數(shù)據(jù)，這樣就能始終保證數(shù)據(jù)不發(fā)生串擾。串并 轉(zhuǎn)換八位寬ds21q50ds21q50ds21q50ds21q50串并 轉(zhuǎn)換八位寬并串并串 轉(zhuǎn)換轉(zhuǎn)換并串并串 轉(zhuǎn)換轉(zhuǎn)換八位寬串并 轉(zhuǎn)換八位寬fifofifofifofifo八位寬串并 轉(zhuǎn)換八位寬將四路數(shù)據(jù)送入fifo將fifo數(shù)據(jù)分發(fā)到四個fifo16位寬16位寬fifofifofpga 實現(xiàn)16位寬gpif接口16位寬gpif接口usb接口usb接口控制芯片cy7c680133.測試驗證圖 4 設計流程圖通過制造環(huán)路數(shù)據(jù)通信，我們將接收幀同步信號作為發(fā)送幀同步信號的輸入，將發(fā)送串 行數(shù)據(jù)作為接收串行數(shù)據(jù)的輸入。通過這種方式來驗證整個系統(tǒng)邏輯的正確性。當從 usb 單片機側(cè)也就是 gpif 接口輸入有規(guī)律的自然數(shù)序列時，此時寫信號電平為低，讀信號為高 電平即我們只寫入數(shù)據(jù)而不讀。并且由于我們的 gpif 接口與單片機一側(cè)是實現(xiàn)分時復用， 因此讀和寫不能同時進行。我們的輸入數(shù)據(jù)如圖 5 所示：圖 5 寫入數(shù)據(jù)波形經(jīng)過一定的寫入數(shù)據(jù)后，我們可以讀到完整的寫入數(shù)據(jù)。我們令讀信號電平為低，寫信 號電平為高。讀到的數(shù)據(jù)如圖 6 所示：圖 6 讀出數(shù)據(jù)波形從圖 6 可以看出讀出的數(shù)據(jù)正好是我們寫入的數(shù)據(jù)序列，從而可以驗證了我們設計邏輯 的正確性。4.結(jié)論當前，電信運營方式正面臨著巨大的變革，傳統(tǒng)的電信業(yè)務在概念、技術(shù)、業(yè)務、投資、 管理和服務等方面正在發(fā)生深刻變革。volp 業(yè)務的產(chǎn)生和使用打破了傳統(tǒng)電信網(wǎng)絡必須以 tdm 方式傳送語音信號的舊框架，體現(xiàn)了電路交換網(wǎng)和分組交換網(wǎng)融合的趨勢，成為網(wǎng)絡 統(tǒng)一的先驅(qū)技術(shù)和業(yè)務支撐點。在本設計中，voip 網(wǎng)關(guān)低層數(shù)據(jù)通路實現(xiàn)方案解決了 pstn 網(wǎng)絡與 ip 網(wǎng)絡之間的數(shù)據(jù) 通路連通問題。提供了一種支持大容量話路語音數(shù)據(jù)的解決方案。本文簡述了從 e1 到 usb 單片機之間的 fpga 編程實現(xiàn)，并提出了相應的整個低層的連通方案。最后并仿真驗證了我 們設計邏輯的正確性。利用 internet 實現(xiàn)語音業(yè)務存在的巨大潛在市場，該方案也勢必能帶 來很大的應用價值。參考文獻1 趙惠玲，葉華. 以軟交換為核心的下一代網(wǎng)絡技術(shù)m. 北京: 人民郵電出版社, 2002. 82 daniel collinscarrier grade voice over ip voip 技術(shù)與應用m. 北京: 人民郵電出版社, 2001.4 3 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