集成電路設(shè)計（第4版） 課件11.1.2 Verilog HDL語言

1第11章

集成電路數(shù)字系統(tǒng)設(shè)計基礎(chǔ)11.1數(shù)字系統(tǒng)硬件描述語言11.2數(shù)字系統(tǒng)邏輯綜合與物理實現(xiàn)11.3數(shù)字系統(tǒng)的FPGA/CPLD硬件驗證211.1數(shù)字系統(tǒng)硬件描述語言圖11.1基于HDL語言的數(shù)字集成電路設(shè)計參考流程

硬件描述語言可以在不同的層次上描述功能日趨復(fù)雜數(shù)字系統(tǒng)。目前，得到廣泛認可的硬件描述語言有VerilogHDL和VHDL兩種。311.1.2VerilogHDL語言介紹上升沿觸發(fā)的D觸發(fā)器的設(shè)計實例moduledff_pos（data,clk,q）;inputdata,clk;outputq;regq;always@(posedgeclk);q＝data;endmodule上升沿觸發(fā)的D觸發(fā)器的設(shè)計實例:一個完整的VerilogHDL模塊包括：①

模塊定義行②

端口類型說明③

數(shù)據(jù)類型說明④

描述體部⑤

結(jié)束行4在模塊中，可用下述方式描述一個設(shè)計：①數(shù)據(jù)流描述方式；②行為描述方式；③結(jié)構(gòu)描述方式；④混合描述方式。5例：分別寫出二選一MUX功能模塊的VerilogHDL的

行為描述和結(jié)構(gòu)描述圖11.2二選一MUX邏輯圖6行為描述模塊modulemux_beh(out,a,b,sel)outputout;inputa,b,sel;assignout=(sel==0)?a:b;endmodule72）

結(jié)構(gòu)描述模塊modulemux_str(out,a,b,sel)outputout;inputa,b,sel;notgate1(net1,sel);andgate2(net2,a,net1);andgate3(net3,b,sel);orgate4(out,net2,net3);endmodule8混合方式設(shè)計的1位全加器的實例：moduleFA_M（A,B,Cin,Sum,Cout）;inputA,B,Cin;outputSum,Cout;regCout,T1,T2,T3;wireS1;xorX1（S1,A,B）; //門實例語句always@（AorBorCin）//always語句beginT1＝A&Cin;T2＝B&Cin;T3＝A&B;Cout＝（T1|T2）|T3;endassignSum＝S1^Cin; //連續(xù)賦值語句endmodule在混合描述方式中，結(jié)構(gòu)描述、數(shù)據(jù)流描述和行為描述可以自由混合，模塊描述中可以包含實例化的門、模塊實例化語句、連續(xù)賦值語句，以及always語句和initial語句的混合。它們之間可以相互包含。Verilog語言要素（1