脈沖教學(xué)8省公開課一等獎(jiǎng)全國(guó)示范課微課金獎(jiǎng)

第八章可編程邏輯器件

8.1可編程邏輯器件概述8.2簡(jiǎn)單可編程邏輯器件8.3高密度可編程邏輯器件HDPLD8.4PLD編程與測(cè)試第1頁教學(xué)要求：一、半導(dǎo)體存放器部分1、正確了解與熟練掌握：只讀存放器、隨機(jī)存放器工作原理及特點(diǎn)，存放器容量擴(kuò)展方法及用存放器設(shè)計(jì)組合邏輯電路。2、重點(diǎn)：存放器容量擴(kuò)展及用存放器設(shè)計(jì)組合邏輯電路。二、可編程邏輯器件部分1、正確了解與熟練掌握：可編程邏輯器件基本結(jié)構(gòu)；PLD分類及表示方法；可編程陣列邏輯PAL應(yīng)用；通用陣列邏輯GAL應(yīng)用。2、重點(diǎn)：可編程邏輯器件內(nèi)部結(jié)構(gòu)與工作原理。第2頁

在數(shù)字系統(tǒng)設(shè)計(jì)中，主要有三類基本器件可供選取，它們是：①中、小規(guī)模標(biāo)準(zhǔn)邏輯模塊，如在前面章節(jié)中介紹74系列及其改進(jìn)系列、CD4000系列、74HC系列等。②微處理器（Microprocessor）。③專用集成電路ASIC（ApplicationSpecificIntegratedCircuit）。第3頁8.1可編程邏輯器件概述8.1.1PLD發(fā)展簡(jiǎn)史

20世紀(jì)70年代，熔絲編程PROM（ProgrammableReadOnlyMemory）和PLA（ProgrammableLogicArray）是最早出現(xiàn)可編程邏輯器件。20世紀(jì)70年代末，AMD企業(yè)推出了PAL（ProgrammableArrayLogic）器件。20世紀(jì)80年代初，Lattice企業(yè)首先生產(chǎn)出了可電擦寫、比PAL使用更靈活GAL（GenericArrayLogic）器件。第4頁

20世紀(jì)80年代中期，Xilinx企業(yè)提出了現(xiàn)場(chǎng)可編程概念，同時(shí)生產(chǎn)出了世界上第一片F(xiàn)PGA（FieldProgrammableGateArray）器件。同一時(shí)期，Altera企業(yè)推出了EPLD（ErasablePLD），它比GAL含有更高集成度，能夠用紫外線或電擦除。20世紀(jì)80年代末，Lattice企業(yè)又提出了在系統(tǒng)可編程ISP（InSystemProgrammability）概念，并推出了一系列含有在系統(tǒng)可編程能力CPLD（ComplexPLD）器件。今后，其它PLD生產(chǎn)廠家都相繼采取了ISP技術(shù)。第5頁

進(jìn)入20世紀(jì)90年代后，可編程邏輯器件發(fā)展十分快速。主要表現(xiàn)為三個(gè)方面：一是規(guī)模越來越大；二是速度越來越高；三是電路結(jié)構(gòu)越來越靈活，電路資源愈加豐富。當(dāng)前已經(jīng)有集成度在300萬門以上、系統(tǒng)頻率為100MHz以上PLD供用戶使用，在有些可編程邏輯器件中還集成了微處理器、數(shù)字信號(hào)處理單元和存放器等。這么，一個(gè)完整數(shù)字系統(tǒng)甚至僅用一片可編程邏輯器件就可實(shí)現(xiàn)，即所謂片上系統(tǒng)SOC（SystemOnChip）。第6頁8.1.2PLD分類

1．按集成度分類集成度是集成電路一項(xiàng)很主要指標(biāo)，按照集成度能夠?qū)⒖删幊踢壿嬈骷譃閮深悾孩俚兔芏瓤删幊踢壿嬈骷﨤DPLD（LowDensityPLD）。②高密度可編程邏輯器件HDPLD（HighDensityPLD）。普通以芯片GAL22V10容量來區(qū)分LDPLD和HDPLD。不一樣制造廠家生產(chǎn)GAL22V10密度略有差異，大致在500～750門之間。假如按照這個(gè)標(biāo)準(zhǔn)，PROM、PLA、PAL和GAL器件屬于LDPLD，EPLD、CPLD和FPGA器件則屬于HDPLD。

第7頁

2．按基本結(jié)構(gòu)分類當(dāng)前慣用可編程邏輯器件都是從與-或陣列和門陣列兩種基本結(jié)構(gòu)發(fā)展起來，所以能夠從結(jié)構(gòu)上將其分成兩大類器件：PLD器件和FPGA器件。這種分類方法將基本結(jié)構(gòu)為與-或陣列器件稱為PLD器件，將基本結(jié)構(gòu)為門陣列器件稱為FPGA器件。LDPLD（PROM、PLA、PAL、GAL）、EPLD、CPLD基本結(jié)構(gòu)都是與-或陣列，F(xiàn)PGA則是一個(gè)門陣列結(jié)構(gòu)。第8頁

3．按編程工藝分類所謂編程工藝，是指在可編程邏輯器件中可編程元件類型。按照這個(gè)標(biāo)準(zhǔn)，可編程邏輯器件又可分成五類：①熔絲（Fuse）或反熔絲（AntiFuse）編程器件。PROM、XilinxXC8100系列FPGA和ActelFPGA等采取熔絲或反熔絲作為編程元件。②UVEPROM編程器件，即紫外線擦除/電氣編程器件。AlteraClassic系列和MAX5000系列EPLD采取就是這種編程工藝。第9頁

③E2PROM編程器件，即電可擦寫編程器件。AlteraMAX7000系列和MAX9000系列以及LatticeGAL器件、ispLSI系列CPLD都屬于這一類器件。④FlashMemory（閃速存放器）編程器件。Atmel部分低密度PLD、XilinxXC9500系列CPLD采取這種編程工藝。⑤SRAM編程器件。如：XilinxFPGA（除XC8100系列）和AlteraFPGA（FLEX系列、APEX系列）均采取這種編程工藝。第10頁

對(duì)于第①～④類可編程邏輯器件，它們?cè)诰幊毯?，編程?shù)據(jù)就保持在器件上，故將它們稱為非易失性器件；而對(duì)于第⑤類可編程邏輯器件，存放在SRAM中配置數(shù)據(jù)在掉電后會(huì)丟失，在每次上電后都要重新進(jìn)行配置，所以將這類器件稱為易失性器件。因?yàn)槿劢z或反熔絲編程器件只能編程一次，所以又將這類器件稱為一次性編程器件，即OTP（OneTimeProgrammable）器件，其它各類器件均能夠?qū)掖尉幊獭?/p>

第11頁

除以上三種分類方法外，可編程邏輯器件還有其它一些分類方法。如：按照制造工藝，可分為雙極型和MOS型；還有些人把可編程邏輯器件分為簡(jiǎn)單可編程邏輯器件SPLD（SimplePLD）和復(fù)雜可編程邏輯器件CPLD，將FPGA也歸于CPLD中。標(biāo)準(zhǔn)上，各種分類方法之間是相互聯(lián)絡(luò)、并行不悖。在各類可編程邏輯器件中，當(dāng)前大量生產(chǎn)和廣泛應(yīng)用是以CPLD和FPGA為代表HDPLD，它們都采取CMOS制造工藝，編程工藝大多采取SRAM或E2PROM。第12頁8.1.3PLD電路表示方法1．PLD連接表示法圖8-1PLD連接表示方法(a)固定連接；(b)編程連接；(c)不連接第13頁2．基本邏輯門PLD表示法1）緩沖器圖8-2基本邏輯門PLD表示法第14頁

2）與門圖8-2（d）表示是一個(gè)三輸入與門，依據(jù)連接關(guān)系可知，與門輸出P=AC；當(dāng)一個(gè)與門全部輸入變量都連接時(shí)，能夠像圖8-2（e）那樣表示，這時(shí)，P=ABC。

3）或門圖8-2（f）表示是一個(gè)三輸入或門，或門輸出P=A＋B＋C。第15頁

4）與-或陣列圖與-或陣列是用多個(gè)與門和或門組成一個(gè)陣列結(jié)構(gòu)，標(biāo)準(zhǔn)上任意組合邏輯電路都能夠表示成與-或陣列形式。圖8-3（a）清楚地表明了一個(gè)不可編程與陣列和一個(gè)可編程或陣列。不難寫出輸出變量邏輯表示式為：F1（A，B）=Σm（0，1，3）F2（A，B）=Σm（0，2，3）有時(shí)為了方便，能夠?qū)㈥嚵兄羞壿嬮T省略掉，簡(jiǎn)化成圖8-3（b）形式。第16頁圖8-3與-或陣列圖第17頁8.2簡(jiǎn)單可編程邏輯器件SPLD圖8-4SPLD基本結(jié)構(gòu)

電路由輸入電路、與陣列、或陣列和輸出電路四部分組成。其中，與陣列和或陣列是PLD主體部分，邏輯函數(shù)主要靠它們來實(shí)現(xiàn)。與陣列每一個(gè)輸入端（包含內(nèi)部反饋輸入）都有輸入緩沖電路，從而使輸入信號(hào)含有足夠驅(qū)動(dòng)能力，而且產(chǎn)生原變量和反變量?jī)蓚€(gè)互補(bǔ)信號(hào)。第18頁有些PLD輸入電路還含有鎖存器，甚至是一些能夠組態(tài)輸入宏單元（MicroCell），能夠?qū)崿F(xiàn)對(duì)輸入信號(hào)預(yù)處理。PLD有各種輸出方式，能夠由或陣列直接輸出（組合方式），也能夠經(jīng)過存放器輸出（時(shí)序方式）；輸出能夠是高電平有效，也能夠是低電平有效；不論采取哪種輸出方式，輸出信號(hào)普通最終都是經(jīng)過三態(tài)（TS）結(jié)構(gòu)或集電極開路（OC）結(jié)構(gòu)輸出緩沖器送到PLD輸出引腳；輸出信號(hào)還能夠經(jīng)過內(nèi)部通路反饋到與陣列輸入端。較新PLD都將輸出電路做成了輸出宏單元，使用者可依據(jù)需要方便地經(jīng)過編程選擇各種輸出方式。第19頁

眾所周知，任何組合邏輯函數(shù)都能夠?qū)懗伞芭c-或”表示式，從而用“與門-或門”這種二級(jí)電路來實(shí)現(xiàn)；而任何時(shí)序電路又都是由組合電路加上存放器件（觸發(fā)器）組成。所以SPLD這種結(jié)構(gòu)對(duì)實(shí)現(xiàn)數(shù)字電路含有普遍意義。依據(jù)可編程電路資源，SPLD又可分成PROM、PLA、PAL和GAL四種，它們結(jié)構(gòu)特點(diǎn)如表8-1所表示。

第20頁表8-1四種SPLD結(jié)構(gòu)特點(diǎn)器件名與陣列或陣列輸出電路PROM固定可編程固定PLA可編程可編程固定PAL可編程固定固定GAL可編程固定可編程第21頁8.2.1只讀存放器ROM

1．ROM結(jié)構(gòu)ROM主體是一個(gè)不可編程與陣列和一個(gè)可編程或陣列，如圖8-５（a）所表示。圖中，An-1～A0是n個(gè)輸入變量，經(jīng)與陣列后產(chǎn)生由n個(gè)輸入變量組成2n個(gè)不一樣最小項(xiàng)m2n－1～m0，F(xiàn)m－1～F0是對(duì)或陣列編程后產(chǎn)生m個(gè)輸出函數(shù)。ROM輸出電路是三態(tài)結(jié)構(gòu)或OC結(jié)構(gòu)輸出緩沖器。第22頁圖8-5ROM電路結(jié)構(gòu)(a)與-或陣列結(jié)構(gòu)圖；(b)存放器結(jié)構(gòu)圖第23頁圖8-5ROM電路結(jié)構(gòu)(a)與-或陣列結(jié)構(gòu)圖；(b)存放器結(jié)構(gòu)圖第24頁圖8-6ROM結(jié)構(gòu)圖(a)與-或陣列結(jié)構(gòu)圖；(b)存放器示意圖第25頁(b)存放器示意圖圖8-6ROM結(jié)構(gòu)圖第26頁

任何組合邏輯函數(shù)都能夠?qū)懗勺钚№?xiàng)之積標(biāo)準(zhǔn)形式。所以，只要合理地對(duì)或陣列進(jìn)行編程，ROM這種結(jié)構(gòu)能夠?qū)崿F(xiàn)任意n個(gè)輸入變量m個(gè)函數(shù)，所以ROM是一個(gè)可編程邏輯器件。比如，圖8-６（a）給出是一個(gè)22（2個(gè)輸入）×2（2個(gè)輸出）ROM在對(duì)其或陣列編程后陣列圖，不難看出：顯然，該ROM實(shí)現(xiàn)了2個(gè)2變量邏輯函數(shù)，

第27頁

假如從存放器角度觀察ROM電路結(jié)構(gòu)，將圖8-６（a）所表示ROM輸入變量A1、A0看作地址，不難發(fā)覺ROM中與陣列實(shí)際上是一個(gè)高電平輸出有效地址全譯碼器。當(dāng)?shù)刂稟1A0=01時(shí)，m1有效，輸出F1F0=10；同理，當(dāng)?shù)刂稟1A0分別等于00、10和11時(shí)，讀出內(nèi)容為11、01和11。由此看來，ROM中或陣列又能夠被看作一個(gè)存放陣列，m0～m3是存放陣列字線，F(xiàn)1、F0是存放陣列位線。所以，ROM電路結(jié)構(gòu)又能夠被表示成8-６（b）所表示形式。普通用存放陣列所能夠存放二進(jìn)制信息位數(shù)2n×m（字線與位線乘積）來表示ROM存放容量，它也恰好等同于作為PLD與門數(shù)和或門數(shù)乘積。

第28頁2．ROM分類從制造工藝上能夠?qū)OM分成雙極型和MOS型，鑒于MOS型電路（尤其是CMOS電路）含有功耗低、集成度高優(yōu)點(diǎn)，所以當(dāng)前大容量ROM都是采取MOS工藝制造。另外，從編程工藝和擦除方法上又能夠?qū)OM分為：固定只讀存放器、可編程只讀存放器PROM（ProgrammableReadOnlyMemory）、紫外線擦除可編程只讀存放器UVEPROM（UltraVioletErasableProgrammableReadOnlyMemory）、電擦除可編程只讀存放器E2PROM（ElectricErasableProgrammableReadOnlyMemory）和閃速存放器（FlashMemory）。

第29頁

1）固定只讀存放器固定ROM又稱為掩膜ROM，普通簡(jiǎn)稱為ROM。在這種ROM制造過程中，生產(chǎn)者經(jīng)過最終一道工序——掩膜，將用戶要求數(shù)據(jù)“寫入”存放器，因而有時(shí)也將這種方法稱為掩膜編程。掩膜ROM中數(shù)據(jù)在出廠后再也不能被修改，對(duì)用戶而言掩膜ROM是不可編程，普通用來作為字符發(fā)生器，或者用來存放數(shù)學(xué)用表（如三角函數(shù)表、指數(shù)函數(shù)表等）以及一些很成熟且用量很大通用程序。ROM中存放單元能夠是二極管，也能夠是雙極型三極管或MOS管。第30頁圖8-７是一個(gè)4×4位二極管ROM電路示意圖。電路中，地址譯碼器輸出高電平有效，它存放單元使用二極管組成，字線與位線交叉點(diǎn)上接有二極管表示該位存放“1”，無二極管表示該位存放“0”。顯然該電路表示固定存放了4個(gè)字，每個(gè)字有4位，它們分別是1010、1001、0101和1111。第31頁圖8-74×4位二極管ROM第32頁

在圖8-８存放陣列中，用N溝道增強(qiáng)型MOS管代替了圖8-７中二極管。字線與位線交叉點(diǎn)上接有MOS管表示該位存放“1”，無MOS管表示該位存放“0”。假設(shè)經(jīng)過地址譯碼后，W0～W3中某一位字線為高電平，則使得與這根字線相連MOS管導(dǎo)通，并使與這些MOS管漏極相連位線為低電平，經(jīng)輸出緩沖器反相后，輸出為1。圖8-８存放內(nèi)容與圖8-７相同。第33頁圖8-84×4位MOS管ROM第34頁2）可編程只讀存放器（PROM）圖8-94×4位二極管PROM存放陣列第35頁

為了克服熔絲缺點(diǎn)，又出現(xiàn)了反熔絲，它經(jīng)過擊穿介質(zhì)到達(dá)連通線路目標(biāo)。Actel企業(yè)可編程低阻電路元件PLICE（ProgrammableLowImpedanceCircuitElement）反熔絲結(jié)構(gòu)如圖5-10所表示，PLICE反熔絲是位于n+擴(kuò)散和多晶硅之間介質(zhì)，是和CMOS以及其它工藝（如雙極型、BiMOS等）相兼容。在未編程狀態(tài)下，反熔絲展現(xiàn)十分高阻抗（＞100MΩ）；當(dāng)18V編程電壓加在其上時(shí)，介質(zhì)被擊穿，兩層導(dǎo)電材料連在一起，接通電阻小于1kΩ。反熔絲占用硅片面積非常小，十分適宜于作集成度很高可編程器件編程元件。第36頁圖8-10PLICE反熔絲結(jié)構(gòu)圖第37頁

3）可擦除可編程只讀存放器（EPROM）EPROM包含UVEPROM、E2PROM和FlashMemory，它們與前面講過PROM在結(jié)構(gòu)上并無太大區(qū)分，只是采取了不一樣存放元件和編程工藝。UVEPROM通常簡(jiǎn)稱為EPROM，它采取疊柵注入MOS管（StackedgateInjectionMetalOxideSemiconductor，即SIMOS管），其結(jié)構(gòu)示意圖和符號(hào)如圖8-11（a）、（b）所表示。第38頁圖8-11SIMOS管結(jié)構(gòu)、符號(hào)及其組成存放單元(a)SIMOS管結(jié)構(gòu)；(b)SIMOS管符號(hào)；(c)存放單元第39頁

SIMOS管本身是一個(gè)N溝道增強(qiáng)型MOS管，與普通MOS管區(qū)分在于它有兩個(gè)重合柵極——控制柵Gc和浮柵Gf。上面控制柵用于控制讀/寫操作；下面浮柵被包圍在絕緣材料SiO2中，用于長(zhǎng)久保留注入電荷。當(dāng)浮柵上沒有電荷時(shí)，給控制柵加上正常高電平（由字線輸入）能夠使MOS管導(dǎo)通；而在浮柵上注入負(fù)電荷以后，則襯底表面感應(yīng)是正電荷，這使得MOS管開啟電壓變高，正常高電平不會(huì)使MOS管導(dǎo)通。由此可見，PROM是利用SIMOS管浮柵上有沒有負(fù)電荷來存放二進(jìn)制數(shù)據(jù)，有負(fù)電荷表示存放是1，無負(fù)電荷表示存放是0，如圖8-11（c）所表示。第40頁

在寫入數(shù)據(jù)之前，浮柵上都是不帶電荷，相當(dāng)于存放信息全部為0。在寫入數(shù)據(jù)時(shí)，用戶經(jīng)過編程器在SIMOS管漏極’源極間加以較高電壓（20～25V），使之發(fā)生雪崩擊穿現(xiàn)象。假如此時(shí)再在控制柵上加以高壓脈沖，就會(huì)有一些電子在高壓電場(chǎng)作用下穿過SiO2層，被浮柵俘獲，從而實(shí)現(xiàn)了電荷注入，也就是向存放單元寫入了1。在斷電后，浮柵上電子沒有放電回路，所以信息能夠長(zhǎng)久保留。

第41頁

在紫外線照射下，SiO2層中會(huì)產(chǎn)生電子-空穴對(duì)，為浮柵上電荷提供放電通路，使之放電，這個(gè)過程稱為擦除。擦除時(shí)間大約為20～30分鐘，在全部數(shù)據(jù)都被擦除后又能夠重新寫入數(shù)據(jù)。UVEPROM器件外殼上玻璃窗就是為紫外線擦除數(shù)據(jù)而設(shè)置。在編程完成后，通慣用不透明膠帶將玻璃窗遮住，以防數(shù)據(jù)丟失。第42頁

E2PROM和FlashMemory采取也是浮柵編程工藝，用MOS管浮柵上有沒有電荷來表示存放信息，只不過組成它們存放單元MOS管結(jié)構(gòu)略有區(qū)分。E2PROM和FlashMemory不但能夠用編程器重復(fù)編程，而且還能夠用電擦除，這大大提升了擦除速度。E2PROM中數(shù)據(jù)擦除和寫入是同時(shí)進(jìn)行，以字為單位，一個(gè)字改寫時(shí)間普通為ms級(jí)；FlashMemory擦除和讀寫速度更加快，數(shù)據(jù)擦除和寫入是分開進(jìn)行，擦除方式類似UVEPROM那樣整片擦除或分塊擦除。第43頁

3．ROM在組合邏輯設(shè)計(jì)中應(yīng)用

【例1】用適當(dāng)容量PROM實(shí)現(xiàn)2×2快速乘法器。解：2×2快速乘法器輸入是兩個(gè)2位二進(jìn)制數(shù)，輸出結(jié)果是4位二進(jìn)制數(shù)。能夠設(shè)被乘數(shù)為(A1A0)2，乘數(shù)為(B1B0)2，則(A1A0)2×(B1B0)2=(D3D2D1D0)2。只要將A1A0B1B0按次序作為PROM地址，把它們乘積存放在對(duì)應(yīng)存放單元，即可實(shí)現(xiàn)兩個(gè)2位二進(jìn)制數(shù)快速乘法。PROMPLD陣列圖如圖5-12所表示，它容量為16×4位。假如要實(shí)現(xiàn)m×n快速乘法器，PROM容量最少為2m+n×（m＋n）位。第44頁圖8-12用PROM實(shí)現(xiàn)2×2快速乘法器第45頁【例2】試用PROM實(shí)現(xiàn)字符發(fā)生器（或字符譯碼器）。

組成字符發(fā)生器是ROM一個(gè)比較主要用途。字符發(fā)生器在采取發(fā)光二極管陣列作字符顯示器或使用大屏幕光柵顯示場(chǎng)所下用于字符顯示器驅(qū)動(dòng)控制。常見字符顯示規(guī)格有7×5、7×7和9×7三種點(diǎn)陣。比如，若采取7×5點(diǎn)陣，則每一個(gè)字符都由7個(gè)5位字組成。圖5-13中給出了一個(gè)7×5LED點(diǎn)陣示意圖，圖中每個(gè)小方格代表一個(gè)LED；每一行LED陰極連在一起，分別受3線-8線譯碼器74138輸出W0～W6控制；每一列LED陽極連在一起，分別受PROM輸出D4～D0控制；將模7二進(jìn)制加法計(jì)數(shù)器狀態(tài)（000～110）作為PROM地址。這么，因?yàn)槿艘曈X有一定暫留時(shí)間，只要按照一定速率不停地循環(huán)讀出PROM各個(gè)字，在LED點(diǎn)陣上就能得到一個(gè)穩(wěn)定字符顯示。顯示字符與PROM中存放內(nèi)容是一一對(duì)應(yīng)，顯然圖5-13所表示電路顯示字符為R。若要產(chǎn)生更多字符，能夠擴(kuò)大PROM容量。第46頁圖8-13字符R顯示電路第47頁

用可編程ROM來實(shí)現(xiàn)組合邏輯函數(shù)最大不足之處于于對(duì)芯片利用率不高，這是因?yàn)镽OM中與陣列是一個(gè)固定全譯碼陣列，每一個(gè)乘積項(xiàng)都是一個(gè)最小項(xiàng)，只能實(shí)現(xiàn)組合邏輯函數(shù)最小項(xiàng)表示式，不能進(jìn)行化簡(jiǎn)，而且實(shí)際上大多數(shù)組合邏輯函數(shù)也并不需要全部最小項(xiàng)。所以，ROM在絕大多數(shù)場(chǎng)所還是被作為存放器使用。第48頁8.2.2可編程邏輯陣列PLA1．PLA結(jié)構(gòu)

為了提升對(duì)芯片利用率，在PROM基礎(chǔ)上又開發(fā)出了一個(gè)與陣列、或陣列都能夠編程PLD——可編程邏輯陣列PLA。這么，與陣列輸出乘積項(xiàng)無須一定是最小項(xiàng)，在采取PLA實(shí)現(xiàn)組合邏輯函數(shù)時(shí)能夠利用邏輯函數(shù)經(jīng)過化簡(jiǎn)后最簡(jiǎn)與-或式；而且與陣列輸出乘積項(xiàng)個(gè)數(shù)也能夠小于2n（n為輸入變量個(gè)數(shù)），從而減小了與陣列規(guī)模。第49頁

PLA規(guī)模通慣用輸入變量數(shù)、乘積項(xiàng)個(gè)數(shù)和或陣列輸出信號(hào)數(shù)這三者乘積來表示。比如一個(gè)16×48×8PLA，就表示它有16個(gè)輸入變量，與陣列能夠產(chǎn)生48個(gè)乘積項(xiàng)，或陣列有8個(gè)輸出端。按照輸出方式，PLA能夠分成兩類：一類PLA以時(shí)序方式輸出，在這類PLA輸出電路中除了輸出緩沖器以外還有觸發(fā)器，適合用于實(shí)現(xiàn)時(shí)序邏輯，稱為時(shí)序邏輯PLA；另一類PLA以組合方式輸出，在這類PLA中不含有觸發(fā)器，適合用于實(shí)現(xiàn)組合邏輯，稱為組合邏輯PLA。PLA輸出電路普通是不可編程，但有些型號(hào)PLA器件在每一個(gè)或門輸出端增加了一個(gè)可編程異或門，方便于對(duì)輸出信號(hào)極性進(jìn)行控制，如圖8-14所表示。當(dāng)編程單元為1時(shí)，或陣列輸出S與經(jīng)過異或門以后輸出Y同相；當(dāng)編程單元為0時(shí)，S與Y反相。第50頁圖8-14PLA異或輸出結(jié)構(gòu)第51頁2．PLA應(yīng)用【例3】試用組合邏輯PLA實(shí)現(xiàn)從四位自然二進(jìn)制代碼到格雷碼轉(zhuǎn)換。解四位自然二進(jìn)制代碼轉(zhuǎn)換為格雷碼真值表如表8-2所表示。第52頁

采取PLA實(shí)現(xiàn)組合邏輯函數(shù)時(shí)，必須先對(duì)邏輯函數(shù)進(jìn)行化簡(jiǎn)，以提升對(duì)芯片利用率。對(duì)多輸出邏輯函數(shù)進(jìn)行化簡(jiǎn)時(shí)要注意合理使用邏輯函數(shù)之間公共項(xiàng)，使乘積項(xiàng)總數(shù)最小。經(jīng)過邏輯函數(shù)化簡(jiǎn)，能夠得到：第53頁圖8-15例8-3PLA陣列第54頁圖8-16時(shí)序邏輯PLA結(jié)構(gòu)框圖第55頁【例4】試用FPLA和JK觸發(fā)器實(shí)現(xiàn)模4可逆計(jì)器。當(dāng)X=0時(shí)進(jìn)行加法計(jì)數(shù)；X=1時(shí)進(jìn)行減法計(jì)數(shù)。解：由給定功效可畫出模4可逆計(jì)數(shù)器狀態(tài)圖如圖所表示。依據(jù)狀態(tài)圖可求得時(shí)序電路激勵(lì)方程和輸出方程為：

第56頁圖8-17例4模4可逆計(jì)數(shù)器(a)狀態(tài)圖；(b)陣列圖第57頁

2）PLA在時(shí)序邏輯設(shè)計(jì)中應(yīng)用時(shí)序邏輯PLA中，在或陣列輸出和與陣列輸入之間增加了由觸發(fā)器組成反饋通路，其結(jié)構(gòu)框圖如圖8-16所表示，因而它能夠?qū)崿F(xiàn)時(shí)序邏輯。若采取組合邏輯PLA來實(shí)現(xiàn)時(shí)序電路，則需要外接觸發(fā)器單元。采取PLA設(shè)計(jì)時(shí)序電路方法：1、首先由邏輯功效導(dǎo)出三組方程(輸出方程組、激勵(lì)方程組和次態(tài)方程組)2、選擇適當(dāng)規(guī)模PLA器件來實(shí)現(xiàn)電路。第58頁

【例4】試用時(shí)序邏輯PLA實(shí)現(xiàn)含有異步清零和同時(shí)置數(shù)功效3位移位存放器。解設(shè)異步清零信號(hào)為，低電平有效；同時(shí)置數(shù)信號(hào)為L(zhǎng)D，高電平有效；串行輸入信號(hào)為Din；并行輸入信號(hào)為A、B、C；時(shí)鐘信號(hào)為CP。若觸發(fā)器為D觸發(fā)器，則次態(tài)方程和激勵(lì)方程分別為：次態(tài)方程：激勵(lì)方程：第59頁

由上面可知，該電路共有7個(gè)輸入信號(hào)、6個(gè)乘積項(xiàng)、三個(gè)輸出信號(hào)和3個(gè)觸發(fā)器，能夠依據(jù)這些數(shù)據(jù)來選擇適當(dāng)PLA器件。該電路PLA陣列圖如圖8-17所表示。PLA這種結(jié)構(gòu)有利于提升對(duì)芯片利用率，在ASIC設(shè)計(jì)中應(yīng)用得較多。但因?yàn)镻LA器件制造工藝復(fù)雜，又一直缺乏高質(zhì)量開發(fā)工具，因而其使用并不廣泛。第60頁圖8-17例5PLA陣列

第61頁8.2.3可編程陣列邏輯PAL可編程陣列邏輯PAL主要部分依然是與-或陣列，其中與陣列可依據(jù)需要進(jìn)行編程，普通采取熔絲編程工藝，而或陣列是固定。與陣列可編程性確保了與門輸入變量靈活性，而或陣列固定使器件得以簡(jiǎn)化，深入提升了對(duì)芯片利用率。與PLA相比，PAL是一個(gè)愈加有效PLD結(jié)構(gòu)，它被以后發(fā)展起來許多PLD所采取。第62頁【例5】用PAL實(shí)現(xiàn)邏輯函數(shù)解首先對(duì)上述邏輯函數(shù)進(jìn)行化簡(jiǎn)后可得第63頁圖8-18例5-PAL陣列第64頁

在當(dāng)前常見PAL器件中，輸入變量最多可到達(dá)20個(gè)，與陣列輸出乘積項(xiàng)最多有80個(gè)，或陣列輸出端最多有10個(gè)，每個(gè)或門輸入端最多到達(dá)16個(gè)。PAL器件輸出電路普通是不可編程，為了擴(kuò)展器件功效并增加使用靈活性，在不一樣型號(hào)PAL中采取了不一樣結(jié)構(gòu)輸出電路，這些結(jié)構(gòu)主要有以下幾類。

第65頁

1）專用輸出結(jié)構(gòu)專用輸出結(jié)構(gòu)共同特點(diǎn)是輸出端只能用作輸出信號(hào)，因?yàn)橄旅鎸?huì)看到在另外一個(gè)輸出結(jié)構(gòu)中，輸出端在一定條件下能夠作為輸入使用。專用輸出結(jié)構(gòu)PAL中不含有觸發(fā)器，只能用來實(shí)現(xiàn)組合電路，其輸出電路是一個(gè)或門，或者是一個(gè)或非門，還有PAL采取互補(bǔ)輸出或門。圖8-19所表示為一個(gè)采取或非門專用輸出結(jié)構(gòu)。

圖8-19PAL專用輸出結(jié)構(gòu)第66頁

當(dāng)前常見PAL主要有PAL10H8、PAL14H4、PAL10L8、PAL14L4和PAL16C1。其中，PAL10H8和PAL14H4為或門輸出結(jié)構(gòu)，PAL10L8和PAL14L4為或非門輸出結(jié)構(gòu)。在PAL型號(hào)中，第一個(gè)數(shù)字代表輸入變量個(gè)數(shù)，第二個(gè)數(shù)字代表輸出端個(gè)數(shù)；兩個(gè)數(shù)字之間字母H、L和C分別表示高電平輸出有效、低電平輸出有效和互補(bǔ)輸出。

第67頁

2）可編程I/O（輸入/輸出）結(jié)構(gòu)在可編程I/O結(jié)構(gòu)中，器件端口工作狀態(tài)（輸入或者輸出）是能夠控制。圖8-20所表示是一個(gè)可編程I/O結(jié)構(gòu)輸出電路，它包含一個(gè)三態(tài)輸出緩沖器和一個(gè)將端口上信號(hào)送到與陣列上互補(bǔ)輸出緩沖器。不難發(fā)覺，三態(tài)輸出緩沖器使能信號(hào)來自于與陣列輸出，是可編程。在圖8-20所表示編程情況下，當(dāng)I1=I0=0時(shí)，使能信號(hào)OE=1，端口處于輸出狀態(tài)；不然，OE=0，三態(tài)緩沖器輸出為高阻抗，端口處于輸入狀態(tài)。

第68頁圖8-20PAL可編程I/O結(jié)構(gòu)第69頁

在有些可編程I/O結(jié)構(gòu)PAL中，在或陣列與輸出緩沖器之間還設(shè)有圖8-14中所表示可編程異或門，這么就能夠經(jīng)過編程來控制輸出信號(hào)極性。當(dāng)前含有可編程I/O結(jié)構(gòu)PAL主要有PAL16L8、PAL20L10等。3）存放器輸出結(jié)構(gòu)

圖8-21PAL存放器輸出結(jié)構(gòu)第70頁

4）異或輸出結(jié)構(gòu)圖8-22所表示輸出結(jié)構(gòu)與存放器輸出結(jié)構(gòu)類似，只不過在或陣列輸出與觸發(fā)器之間又設(shè)置了異或門，這種結(jié)構(gòu)被稱為異或輸出結(jié)構(gòu)。屬于異或輸出結(jié)構(gòu)PAL主要有PAL20X4、PAL20X8、PAL20X10等。圖8-22PAL異或輸出結(jié)構(gòu)第71頁

與SSI、MSI標(biāo)準(zhǔn)產(chǎn)品相比，PAL出現(xiàn)提升了設(shè)計(jì)靈活性，有效降低了設(shè)計(jì)所用器件數(shù)量。通常一片PAL可代替4～12片SSI或2～4片MSI。不過PAL普通采取熔絲編程工藝，只能編程一次，所以使用者仍要負(fù)擔(dān)一定風(fēng)險(xiǎn)；另外因?yàn)椴灰粯有吞?hào)芯片輸出結(jié)構(gòu)各不相同，這也給使用者在選擇器件時(shí)帶來一些不便。普通而言，PAL只能用來實(shí)現(xiàn)一些規(guī)模不大組合電路和簡(jiǎn)單時(shí)序電路（如計(jì)數(shù)器、移位存放器等）。第72頁8.2.4通用陣列邏輯GAL

通用陣列邏輯GAL是在PAL基礎(chǔ)上發(fā)展起來，它繼承了PAL與-或陣列結(jié)構(gòu)，與PAL完全兼容。它與PAL最大不一樣是用輸出邏輯宏單元OLMC取代了或門和輸出電路，能夠經(jīng)過編程將OLMC組態(tài)成各種輸出結(jié)構(gòu)，大大增強(qiáng)了芯片通用性和靈活性。另外，GAL采取E2PROM編程工藝，能夠用電擦除并重復(fù)編程。GAL器件命名規(guī)則與PAL相同，GAL22V10中22表示與陣列輸入變量數(shù)，10表示輸出端個(gè)數(shù)，V則是輸出方式能夠改變意思。當(dāng)前常見GAL器件主要有GAL16V8、GAL20V8、GAL22V10、GAL39V8和ispGAL16Z8等，其中GAL39V8中或陣列也可編程，對(duì)ispGAL16Z8編程時(shí)則不需要專門編程器，可在系統(tǒng)編程。第73頁

1．GAL基本結(jié)構(gòu)圖8-23是GAL16V8電路結(jié)構(gòu)圖。它主要由5部分組成：①8個(gè)輸入緩沖器（引腳2～9作為固定輸入端口）；②8個(gè)三態(tài)結(jié)構(gòu)輸出緩沖器（引腳12～19作為I/O端口）；③8個(gè)OLMC（OLMC12～OLMC19）；④與陣列和OLMC之間8個(gè)反饋緩沖器；⑤一個(gè)規(guī)模為32×64位可編程與陣列，它共有32個(gè)輸入和64個(gè)乘積項(xiàng)，這64個(gè)乘積項(xiàng)平均分配給8個(gè)OLMC。第74頁圖8-23GAL16V8電路結(jié)構(gòu)圖第75頁

除了以上5個(gè)部分以外，GAL16V8還有一個(gè)專用時(shí)鐘輸入端CK（引腳1）、全局輸出使能信號(hào)OE輸入端（引腳11）、一個(gè)工作電源端UCC（引腳20，普通UCC=5V）和一個(gè)接地端GND（引腳10）。在對(duì)GAL16V8進(jìn)行編程時(shí)，需要用到以下幾個(gè)引腳：引腳1為編程時(shí)鐘輸入端SCLK；引腳11為編程電壓輸入端PRLD；引腳9被作為編程數(shù)據(jù)串行輸入端SDI；引腳12為編程數(shù)據(jù)串行輸出端SDO；電源端UCC（引腳20）和接地端GND（引腳10）。第76頁2．GAL編程單元行地址映射圖

圖8-24是GAL16V8編程單元行地址映射圖，它表明了在GAL16V8中編程單元地址分配和功效劃分。編程是逐行進(jìn)行。編程數(shù)據(jù)在編程系統(tǒng)控制下串行輸入到64位移位存放器中，每裝滿一次就向編程單元寫入一行數(shù)據(jù)。第0～31行是與陣列編程單元，每行有64位，編程后能夠產(chǎn)生64個(gè)乘積項(xiàng)。第32行為芯片電子標(biāo)簽，也有64位。用戶能夠在這里存放器件編號(hào)、電路編號(hào)、編程日期、版本號(hào)等信息，以備查詢。

第77頁

第33～59行是生產(chǎn)廠家保留空間，用戶不能使用。第60行是一個(gè)82位結(jié)構(gòu)控制字，用于控制OLMC工作模式和乘積項(xiàng)禁止。第61行是一位加密單元，加密單元被編程后，與陣列中編程數(shù)據(jù)不能被更改或讀出，從而使設(shè)計(jì)結(jié)果得以保護(hù)。只有當(dāng)整個(gè)芯片編程數(shù)據(jù)被擦除時(shí)，加密單元才同時(shí)被擦除。不過電子標(biāo)簽不受加密單元保護(hù)。第62行是一位保留位。第63行是一個(gè)整體擦除位，編程系統(tǒng)對(duì)這一位進(jìn)行擦除將造成整個(gè)芯片中全部編程單元都被擦掉。第78頁圖8-24GAL16V8編程單元地址分配第79頁

3．GAL輸出邏輯宏單元OLMC

圖8-25GAL16V8OLMC結(jié)構(gòu)框圖和結(jié)構(gòu)控制字組成(a)OLMC結(jié)構(gòu)框圖；(b)結(jié)構(gòu)控制字第80頁圖8-25GAL16V8OLMC結(jié)構(gòu)框圖和結(jié)構(gòu)控制字組成(a)OLMC結(jié)構(gòu)框圖；(b)結(jié)構(gòu)控制字第81頁

GAL器件每一個(gè)輸出端都有一個(gè)OLMC，OLMC被組態(tài)成哪一個(gè)輸出結(jié)構(gòu)取決于對(duì)結(jié)構(gòu)控制字編程。圖8-25給出了GAL16V8OLMC結(jié)構(gòu)圖和控制字示意圖。由圖8-25（a）可知，OLMC主要包含以下四個(gè)部分。（1）一個(gè)8輸入或門：或門7個(gè)輸入是直接來自于與陣列輸出乘積項(xiàng)，第8個(gè)輸入來自于乘積項(xiàng)數(shù)據(jù)選擇器輸出。（2）一個(gè)可編程異或門：經(jīng)過對(duì)控制位XOR(n)（括號(hào)中n是OLMC編號(hào)）編程，可改變輸出信號(hào)極性。當(dāng)XOR(n)=0時(shí)，低電平輸出有效；當(dāng)XOR(n)=1時(shí)，高電平輸出有效。

第82頁

（3）一個(gè)D觸發(fā)器：D觸發(fā)器用于實(shí)現(xiàn)時(shí)序邏輯場(chǎng)所。（4）四個(gè)數(shù)據(jù)選擇器：①乘積項(xiàng)數(shù)據(jù)選擇器（PTMUX）。它是一個(gè)二選一數(shù)據(jù)選擇器，受控制位AC0和AC1(n)控制（AC0是全部OLMC公用控制位）。當(dāng)AC0=0或AC1(n)=0時(shí)，來自于與陣列第8個(gè)乘積項(xiàng)被接入到或門第8個(gè)輸入端；當(dāng)AC0=AC1(n)=1時(shí)，接入到或門第8個(gè)輸入端信號(hào)為0。第83頁

②輸出數(shù)據(jù)選擇器（OMUX）。它也是一個(gè)受控制位AC0和AC1(n)控制二選一數(shù)據(jù)選擇器。當(dāng)AC0=0或AC1(n)=1時(shí)，該OLMC采取組合輸出方式；當(dāng)AC0=1且AC1(n)=0時(shí)，該OLMC為存放器同時(shí)輸出。③三態(tài)數(shù)據(jù)選擇器（STMUX）。它是一個(gè)受控制位AC0和AC1(n)控制四選一數(shù)據(jù)選擇器，用于選擇輸出三態(tài)緩沖器使能信號(hào)。當(dāng)AC0=AC1(n)=0時(shí)，選擇UCC作為使能信號(hào)，輸出三態(tài)緩沖器處于常通狀態(tài)；當(dāng)AC0=0且AC1(n)=1時(shí)，選擇地電平作為使能信號(hào)，輸出三態(tài)緩沖器處于高阻狀態(tài)，引腳作為輸入引腳使用；當(dāng)AC0=1且AC1(n)=0時(shí)，輸出三態(tài)緩沖器受全局輸出使能信號(hào)OE控制；當(dāng)AC0=1且AC1(n)=1時(shí)，選擇來自于與陣列第8個(gè)乘積項(xiàng)作為使能信號(hào)。第84頁

④反饋數(shù)據(jù)選擇器（FMUX）。它是一個(gè)受本單元控制位AC0、AC1(n)和相鄰單元控制位AC1(m)控制四選一數(shù)據(jù)選擇器，用于選擇由OLMC反饋回與陣列信號(hào)。當(dāng)AC0=AC1(m)=0時(shí)，反饋信號(hào)為0；當(dāng)AC0=0且AC1(m)=1時(shí)，反饋信號(hào)為相鄰OLMC輸出；當(dāng)AC0=1且AC1(n)=0時(shí)，反饋信號(hào)取自本單元存放器Q端；當(dāng)AC0=1且AC1(n)=1時(shí)，反饋信號(hào)取自本單元輸出端。第85頁

除了以上提到控制位外，在GAL16V8中還有一個(gè)同時(shí)位SYN和64個(gè)乘積項(xiàng)禁止位。同時(shí)位SYN用于控制GAL是否有存放器輸出能力：當(dāng)SYN=1時(shí)，GAL不具備存放器輸出能力；當(dāng)SYN=0時(shí)，GAL具備存放器輸出能力。另外，在GAL16V8OLMC19和OLMC12中，AC0和AC1(m)分別被SYN和SYN所代替。64個(gè)乘積項(xiàng)禁止位分別用于控制與陣列輸出64個(gè)乘積項(xiàng)。當(dāng)某一個(gè)禁止位為0時(shí)，則對(duì)應(yīng)乘積項(xiàng)恒為0，表明在邏輯中不需要這個(gè)乘積項(xiàng)。第86頁

依據(jù)以上所述，不難歸納出OLMC4種工作模式（或組態(tài)）：當(dāng)AC0=0且AC1(n)=0時(shí)，OLMC為專用組合輸出模式，如圖8-26（a）所表示；當(dāng)AC0=0且AC1(n)=1時(shí)，OLMC為專用輸入模式，如圖8-26（b）所表示；當(dāng)AC0=1且AC1(n)=0且SYN=0時(shí)，OLMC為存放器輸出模式，如圖8-26（c）所表示；當(dāng)AC0=1且AC1(n)=1時(shí)，OLMC為組合輸入/輸出模式，如圖8-26（d）所表示。第87頁圖8-26OLMC4種工作模式(a)專用組合輸出；(b)專用輸入；(c)存放器輸出；(d)組合輸入/輸出第88頁

4．GAL器件優(yōu)、缺點(diǎn)在SPLD中，GAL是應(yīng)用最廣泛一個(gè)，它主要有以下一些優(yōu)點(diǎn)：①與中、小規(guī)模標(biāo)準(zhǔn)器件相比，降低了設(shè)計(jì)中所用芯片數(shù)量。②因?yàn)橐肓薕LMC這種結(jié)構(gòu)，提升了器件通用性。③因?yàn)椴扇2PROM編程工藝，器件能夠用電擦除并重復(fù)編程，編程次數(shù)普通都在100次以上，將設(shè)計(jì)風(fēng)險(xiǎn)降到最低。④采取CMOS制造工藝，速度高、功耗小。第89頁

⑤含有上電復(fù)位和存放器同時(shí)預(yù)置功效。上電后，GAL內(nèi)部電路會(huì)產(chǎn)生一個(gè)異步復(fù)位信號(hào)，將全部存放器都清0，使得器件在上電后處于一個(gè)確定狀態(tài)，有利于時(shí)序電路設(shè)計(jì)。存放器同時(shí)預(yù)置功效是指能夠?qū)⒋娣牌黝A(yù)置成任何一個(gè)特定狀態(tài)，以實(shí)現(xiàn)對(duì)電路100%測(cè)試。⑥含有加密功效，可在一定程度上預(yù)防非法復(fù)制。第90頁

不過GAL也有顯著不足之處：①電路結(jié)構(gòu)還不夠靈活。比如，在GAL中，全部存放器時(shí)鐘端都連在一起，使用由外部引腳輸入統(tǒng)一時(shí)鐘，這么單片GAL就不能實(shí)現(xiàn)異步時(shí)序電路。②GAL仍屬于低密度PLD器件，而且正是因?yàn)殡娐芬?guī)模較小，所以人們不需要讀取編程信息，就可以經(jīng)過測(cè)試等方法分析出某個(gè)GAL實(shí)現(xiàn)邏輯功能，使得GAL可加密優(yōu)點(diǎn)不能完全發(fā)揮。事實(shí)上，當(dāng)前市場(chǎng)上已經(jīng)有各種GAL解密軟件。第91頁5.3高密度可編程邏輯器件HDPLDHDPLD包含EPLD、CPLD和FPGA三種，大致能夠分為兩類：一類是與標(biāo)準(zhǔn)門陣列結(jié)構(gòu)類似單元型HDPLD——FPGA；另一類是基于與-或陣列結(jié)構(gòu)（或稱為乘積項(xiàng)結(jié)構(gòu)）陣列擴(kuò)展型HDPLD——EPLD和CPLD，其中CPLD是EPLD改進(jìn)型器件。經(jīng)過十幾年發(fā)展，當(dāng)前市場(chǎng)上HDPLD產(chǎn)品型號(hào)繁多，電路結(jié)構(gòu)也千差萬別。其中最含有代表性還是Xilinx企業(yè)FPGA器件和Altera企業(yè)CPLD器件，它們開發(fā)得較早，占據(jù)了大部分PLD市場(chǎng)。當(dāng)然還有其它許多著名廠商器件，如：Lattice，Vantis，Actel，Quicklogic，Lucent等。第92頁部分HDPLD產(chǎn)品及其主要性能如表5-3所表示。表5-3部分HDPLD產(chǎn)品性能表第93頁5.3.1復(fù)雜可編程邏輯器件CPLD

當(dāng)前生產(chǎn)CPLD廠家有很多，各種型號(hào)CPLD在結(jié)構(gòu)上也都有各自特點(diǎn)和優(yōu)點(diǎn)，但概括起來，它們都是由三大部分組成，即可編程邏輯塊(組成CPLD主體部分)、輸入/輸出塊和可編程互連資源(用于邏輯塊之間以及邏輯塊與輸入/輸出塊之間連接)，如圖5-27所表示。第94頁圖5-27CPLD普通結(jié)構(gòu)第95頁CPLD這種結(jié)構(gòu)是在GAL基礎(chǔ)上擴(kuò)展、改進(jìn)而成，盡管它規(guī)模比GAL大得多，功效也強(qiáng)得多，但它主體部分——可編程邏輯塊依然是基于乘積項(xiàng)（即：與-或陣列）結(jié)構(gòu)，因而將其稱為陣列擴(kuò)展型HDPLD。擴(kuò)展方法并不是簡(jiǎn)單地增大與陣列規(guī)模，因?yàn)檫@么做勢(shì)必造成芯片利用率下降和電路傳輸時(shí)延增加，所以CPLD采取了分區(qū)結(jié)構(gòu)，即將整個(gè)芯片劃分成多個(gè)邏輯塊和輸入/輸出塊，每個(gè)邏輯塊都有各自與陣列、邏輯宏單元、輸入和輸出等，相當(dāng)于一個(gè)獨(dú)立SPLD，再經(jīng)過一定方式全局性互連資源將這些SPLD和輸入/輸出塊連接起來，組成更大規(guī)模CPLD。簡(jiǎn)單地講，CPLD就是將多個(gè)SPLD集成到一塊芯片上，并經(jīng)過可編程連線實(shí)現(xiàn)它們之間連接。第96頁就編程工藝而言，多數(shù)CPLD采取E2PROM編程工藝，也有采取FlashMemory編程工藝。下面以Altera企業(yè)生產(chǎn)MAX7000系列為例，介紹CPLD電路結(jié)構(gòu)及其工作原理。MAX7000在Altera企業(yè)生產(chǎn)CPLD中是速度最快一個(gè)系列，包含MAX7000E、MAX7000S、MAX7000A三種器件，集成度為600～5000個(gè)可用門、32～256個(gè)宏單元和36～155個(gè)可用I/O引腳。它采取CMOS制造工藝和E2PROM編程工藝，并能夠進(jìn)行在系統(tǒng)編程。第97頁圖5-28所表示為MAX7000A電路結(jié)構(gòu)，它主要由邏輯陣列塊LAB（LogicArrayBlock）、I/O控制塊和可編程互連陣列PIA（ProgrammableInterconnectArray）三個(gè)部分組成。另外，MAX7000A結(jié)構(gòu)中還包含4個(gè)專用輸入，它們既能夠作為通用邏輯輸入，也能夠作為高速全局控制信號(hào)（1個(gè)時(shí)鐘信號(hào)、1個(gè)清零信號(hào)和兩個(gè)輸出使能信號(hào)）。第98頁圖5-28MAX7000A電路結(jié)構(gòu)圖第99頁

1．邏輯陣列塊LABMAX7000A主體是經(jīng)過可編程互連陣列PIA連接在一起、高性能、靈活邏輯陣列塊。每個(gè)LAB由16個(gè)宏單元組成，輸入到每個(gè)LAB有以下信號(hào)：①來自于PIA36個(gè)通用邏輯輸入；②全局控制信號(hào)（時(shí)鐘信號(hào)、清零信號(hào)）；③從I/O引腳到存放器直接輸入通道，用于實(shí)現(xiàn)MAX7000A最短建立時(shí)間。LAB輸出信號(hào)能夠同時(shí)饋入PIA和I/O控制塊。第100頁

2．宏單元MacrocellMAX7000A宏單元如圖5-29所表示，它包含與陣列、乘積項(xiàng)選擇陣列以及由一個(gè)或門、一個(gè)異或門、一個(gè)觸發(fā)器和4個(gè)多路選擇器組成OLMC。不難看出，每一個(gè)宏單元就相當(dāng)于一片GAL。1）與陣列、乘積項(xiàng)選擇矩陣與陣列用于實(shí)現(xiàn)組合邏輯，每個(gè)宏單元與陣列能夠提供5個(gè)乘積項(xiàng)。乘積項(xiàng)選擇矩陣分配這些乘積項(xiàng)作為“或門”或“異或門”輸入(以實(shí)現(xiàn)組合邏輯函數(shù))，或者作為觸發(fā)器控制信號(hào)（清零、置位、使能和時(shí)鐘）。第101頁圖5-29MAX7000A宏單元第102頁2）擴(kuò)展乘積項(xiàng)盡管大多數(shù)邏輯函數(shù)能夠用一個(gè)宏單元5個(gè)乘積項(xiàng)來實(shí)現(xiàn)，但在一些復(fù)雜函數(shù)中需要用到更多乘積項(xiàng)，這么就必須利用另外宏單元。即使多個(gè)宏單元也能夠經(jīng)過PIA連接，但AX7000A允許利用擴(kuò)展乘積項(xiàng)，從而確保用盡可能少邏輯資源實(shí)現(xiàn)盡可能快工作速度。擴(kuò)展乘積項(xiàng)有兩種：共享擴(kuò)展項(xiàng)和并聯(lián)擴(kuò)展項(xiàng)。在每一個(gè)宏單元與陣列所提供5個(gè)乘積項(xiàng)中，都能夠有一個(gè)乘積項(xiàng)經(jīng)反相后反饋回與陣列，這個(gè)乘積項(xiàng)就被稱為共享擴(kuò)展項(xiàng)。這么每個(gè)LAB最多能夠有16個(gè)共享擴(kuò)展項(xiàng)被本LAB任何一個(gè)宏單元所使用。圖5-30（a）表明了共享擴(kuò)展項(xiàng)是怎樣饋送到多個(gè)宏單元。第103頁圖5-30MX7000A擴(kuò)展乘積項(xiàng)(a)共享擴(kuò)展項(xiàng)；第104頁并聯(lián)擴(kuò)展項(xiàng)是指在一些宏單元中沒有被使用乘積項(xiàng)，而且能夠被直接饋送到相鄰宏單元或邏輯以實(shí)現(xiàn)復(fù)雜邏輯函數(shù)。在使用并聯(lián)擴(kuò)展項(xiàng)時(shí)，或門最多允許20個(gè)乘積項(xiàng)直接輸入，其中5個(gè)乘積項(xiàng)由本宏單元提供，另外15個(gè)乘積項(xiàng)是由本LAB中相鄰宏單元提供并聯(lián)擴(kuò)展項(xiàng)。在MAX7000ALAB中，16個(gè)宏單元被分成兩組，每組有8個(gè)宏單元（即一組為1～8，另一組為9～16），從而在LAB中形成兩條獨(dú)立并聯(lián)擴(kuò)展項(xiàng)借出/借入鏈。一個(gè)宏單元能夠從與之相鄰較小編號(hào)宏單元中借入并聯(lián)擴(kuò)展項(xiàng)，而第1、9個(gè)宏單元只能借出并聯(lián)擴(kuò)展項(xiàng)，第8、16個(gè)宏單元只能借入并聯(lián)擴(kuò)展項(xiàng)。圖5-30（b）表明了并聯(lián)擴(kuò)展項(xiàng)是怎樣從相鄰宏單元借用。第105頁圖5-30MX7000A擴(kuò)展乘積項(xiàng)(b)并聯(lián)擴(kuò)展項(xiàng)第106頁3）輸出邏輯宏單元OLMCMAX7000A全部宏單元OLMC都能單獨(dú)地被配置成組合邏輯工作方式或時(shí)序邏輯工作方式。在組合邏輯工作方式下，觸發(fā)器被旁路；在時(shí)序邏輯工作方式下，觸發(fā)器控制信號(hào)（清零、置位、時(shí)鐘和使能）能夠經(jīng)過編程選擇，觸發(fā)器輸入能夠來自本單元組合輸出，也能夠直接來自于I/O引腳。另外，宏單元輸出信號(hào)極性也可經(jīng)過編程控制。第107頁

3．輸入/輸出控制塊輸入/輸出控制塊（I/OControlBlock）結(jié)構(gòu)如圖5-31所表示。I/O控制塊允許每一個(gè)I/O引腳單獨(dú)地配置成輸入、輸出或雙向工作方式。全部I/O引腳都有一個(gè)三態(tài)輸出緩沖器，能夠從6～10個(gè)全局輸出使能信號(hào)中選擇一個(gè)信號(hào)作為其控制信號(hào)，也能夠選擇集電極開路輸出。輸入信號(hào)能夠饋入PIA，也能夠經(jīng)過快速通道直接送到宏單元觸發(fā)器。第108頁圖5-31MAX7000AI/O控制塊結(jié)構(gòu)第109頁

4．可編程互連陣列PIA

經(jīng)過可編程互連陣列能夠?qū)⒍鄠€(gè)LAB和I/O控制塊連接起來組成所需要邏輯。MAX7000A中PIA是一組可編程全局總線，它能夠?qū)伻胨魏涡盘?hào)源送到整個(gè)芯片各個(gè)地方。圖5’32表明了饋入到PIA信號(hào)是怎樣送到LAB。每個(gè)可編程單元控制一個(gè)2輸入與門，以從PIA選擇饋入LAB信號(hào)。多數(shù)CPLD中互連資源都有類似于MAX7000APIA這種結(jié)構(gòu)，這種連接線最大特點(diǎn)是能夠提供含有固定時(shí)延通路，也就是說信號(hào)在芯片中傳輸時(shí)延是固定、能夠預(yù)測(cè)，所以將這種連接線稱為確定型連接線。第110頁圖5-32MAX7000APIA第111頁5.3.2現(xiàn)場(chǎng)可編程門陣列FPGA與前面介紹過幾個(gè)PLD器件不一樣，現(xiàn)場(chǎng)可編程門陣列FPGA主體不再是與-或陣列，而是由多個(gè)可編程基本邏輯單元組成一個(gè)二維矩陣。圍繞該矩陣設(shè)有I/O單元，邏輯單元之間以及邏輯單元與I/O單元之間經(jīng)過可編程連線進(jìn)行連接。所以，F(xiàn)PGA被稱為單元型HDPLD。而因?yàn)榛具壿媶卧帕蟹绞脚c掩膜可編程門陣列GA類似，所以沿用了門陣列這個(gè)名稱。就編程工藝而言，多數(shù)FPGA采取SRAM編程工藝，也有少數(shù)FPGA采取反熔絲編程工藝。第112頁下面主要以Xilinx企業(yè)第三代FPGA產(chǎn)品——XC4000系列為例，介紹FPGA電路結(jié)構(gòu)和工作原理。Xilinx企業(yè)FPGA基本結(jié)構(gòu)如圖5-33所表示，它主要由三部分組成：可配置邏輯塊CLB（ConfigurableLogicBlock）、可編程輸入/輸出塊IOB（Input/OutputBlock）和可編程互連PI（ProgrammableInterconnect）。整個(gè)芯片邏輯功效是經(jīng)過對(duì)芯片內(nèi)部SRAM編程確定。第113頁圖5-33FPGA結(jié)構(gòu)示意圖第114頁

1．可配置邏輯塊CLBCLB是FPGA實(shí)現(xiàn)各種邏輯功效基本單元。圖5-34為XC4000E中CLB簡(jiǎn)化結(jié)構(gòu)框圖，它主要由快速進(jìn)位邏輯、3個(gè)邏輯函數(shù)發(fā)生器、2個(gè)D觸發(fā)器、多個(gè)可編程數(shù)據(jù)選擇器以及其它控制電路組成。CLB共有13個(gè)輸入和4個(gè)輸出。在13個(gè)輸入中，G1～G4、F1～F4為8個(gè)組合邏輯輸入，K為時(shí)鐘信號(hào)，C1～C4是4個(gè)控制信號(hào)，它們經(jīng)過可編程數(shù)據(jù)選擇器分配給觸發(fā)器時(shí)鐘使能信號(hào)EC、觸發(fā)器置位/復(fù)位信號(hào)SR/H0、直接輸入信號(hào)DIN/H2及信號(hào)H1；在4個(gè)輸出中，X、Y為組合輸出，XQ、YQ為存放器/控制信號(hào)輸出。第115頁圖5-34簡(jiǎn)化CLB結(jié)構(gòu)框圖第116頁1）邏輯函數(shù)發(fā)生器這里所謂邏輯函數(shù)發(fā)生器，在物理結(jié)構(gòu)上實(shí)際就是一個(gè)2n×1位SRAM，它能夠?qū)崿F(xiàn)任何一個(gè)n變量組合邏輯函數(shù)。因?yàn)橹灰獙個(gè)輸入變量作為SRAM地址，把2n個(gè)函數(shù)值存到對(duì)應(yīng)SRAM單元中，那么SRAM輸出就是邏輯函數(shù)。通常將邏輯函數(shù)發(fā)生器這種結(jié)構(gòu)稱為查找表LUT（LookUpTable）。第117頁在XC4000E系列CLB中共有3個(gè)函數(shù)發(fā)生器，它們組成一個(gè)二級(jí)電路。在第一級(jí)中是兩個(gè)獨(dú)立4變量函數(shù)發(fā)生器，它們輸入分別為G1～G4和F1～F4，輸出分別為G′和F′，在第二級(jí)中是一個(gè)3變量函數(shù)發(fā)生器，它輸出為H′，其中一個(gè)輸入為H1，另外兩個(gè)輸入能夠從SR/H0和G′、DIN/H2和F′中各選一個(gè)信號(hào)；組合邏輯函數(shù)G′或H′能夠從Y直接輸出，F(xiàn)′或H′能夠從X直接輸出。這么，一個(gè)CLB能夠?qū)崿F(xiàn)高達(dá)9個(gè)變量邏輯函數(shù)。第118頁2）觸發(fā)器在XC4000E系列CLB中有兩個(gè)邊緣觸發(fā)D觸發(fā)器，它們與邏輯函數(shù)發(fā)生器配合能夠?qū)崿F(xiàn)各種時(shí)序邏輯電路。觸發(fā)器激勵(lì)信號(hào)能夠經(jīng)過可編程數(shù)據(jù)選擇器從DIN、G′、F′和H′中選擇。對(duì)于兩個(gè)觸發(fā)器共用時(shí)鐘K和時(shí)鐘使能信號(hào)EC來說，任何一個(gè)觸發(fā)器都能夠選擇在時(shí)鐘上升沿或下降沿觸發(fā)，也能夠單獨(dú)選擇時(shí)鐘使能為EC或1（即永久時(shí)鐘使能）。兩個(gè)觸發(fā)器還有一個(gè)共用信號(hào)——置位/復(fù)位信號(hào)SR，它能夠被編程為對(duì)每個(gè)觸發(fā)器獨(dú)立復(fù)位或置位信號(hào)。另外，每個(gè)觸發(fā)器還有一個(gè)全局復(fù)位/置位信號(hào)（圖5-34中未畫出），用來在上電或配置時(shí)將全部觸發(fā)器置位或去除。第119頁3）快速進(jìn)位邏輯為了提升FPGA運(yùn)算速度，在CLB兩個(gè)邏輯函數(shù)發(fā)生器G和F之前還設(shè)計(jì)了快速進(jìn)位邏輯電路，如圖5-35所表示。比如，函數(shù)發(fā)生器G和F能夠被配置成2位帶進(jìn)位輸入和進(jìn)位輸出二進(jìn)制數(shù)加法器。假如將多個(gè)CLB經(jīng)過進(jìn)位輸入/輸出級(jí)連起來，還能夠擴(kuò)展到任意長(zhǎng)度。為了連接方便，在XC4000E系列快速進(jìn)位邏輯中設(shè)計(jì)了兩組進(jìn)位輸入/輸出，使用時(shí)只選擇其中一組，這么在FPGACLB之間就形成了一個(gè)獨(dú)立于可編程連接線進(jìn)位/借位鏈。第120頁圖5-35快速進(jìn)位邏輯電路第121頁4）邏輯函數(shù)發(fā)生器用作片內(nèi)RAM邏輯函數(shù)發(fā)生器G和F除了能夠?qū)崿F(xiàn)普通組合邏輯函數(shù)以外，它們各自16個(gè)可編程數(shù)據(jù)存放單元還能夠被用作片內(nèi)RAM。片內(nèi)RAM速度非?？欤x操作時(shí)間與邏輯時(shí)延一樣，寫操作時(shí)間只比讀操作稍慢一點(diǎn)，整個(gè)讀/寫速度要比片外RAM快許多，因?yàn)槠瑑?nèi)RAM防止了輸入/輸出端延時(shí)。如表5-4所表示，邏輯函數(shù)發(fā)生器被用作片內(nèi)RAM時(shí)有各種配置模式。表5-4片內(nèi)RAM配置模式16×116×232×1邊緣觸發(fā)電平觸發(fā)單口RAM√√√√√雙口RAM√√第122頁就容量而言，CLB中邏輯函數(shù)發(fā)生器能夠被配置成2個(gè)獨(dú)立16×1位RAM、1個(gè)16×2位RAM或1個(gè)32×1位RAM，也能夠只將邏輯函數(shù)發(fā)生器G或F配置成1個(gè)16×1位RAM，而其余邏輯函數(shù)發(fā)生器依然能夠?qū)崿F(xiàn)最多為5個(gè)變量邏輯函數(shù)。另外，片內(nèi)RAM有兩種寫操作方式，一個(gè)是邊緣觸發(fā)（同時(shí)方式），即在CLB時(shí)鐘信號(hào)邊緣將數(shù)據(jù)寫入RAM，而寫信號(hào)則被作為時(shí)鐘使能；另一個(gè)是電平觸發(fā)（異步方式），即直接用外部寫信號(hào)作為RAM寫脈沖。按照讀/寫端口模式，片內(nèi)RAM能夠被配置成單口RAM或雙口RAM。所謂單口RAM，就是讀、寫操作共用一個(gè)地址端口，所以讀、寫不能同時(shí)進(jìn)行；而雙口RAM讀、寫操作地址端口相互獨(dú)立，兩種操作能夠同時(shí)進(jìn)行，互不影響。第123頁片內(nèi)RAM各種配置模式原理框圖如圖5-36、圖5-37、圖5-38、圖5-39和圖5-40所表示。圖中，WE為外部寫信號(hào)，D0和D1是RAM數(shù)據(jù)輸入端，G1～G4和F1～F4為讀/寫地址，A4為第5位讀地址，G′、F′和H′為RAM數(shù)據(jù)輸出端。第124頁圖5-3632×1同時(shí)單元RAM原理框圖第125頁圖5-3716×2(或16×1)同時(shí)單口RAM原理框圖第126頁圖5-3816×2(或16×1)異步單口RAM原理框圖第127頁圖5-3932×1異步單口RAM原理框圖第128頁圖5-4016×1雙口RAM原理框圖第129頁2．可編程輸入/輸出塊IOB圖5-41簡(jiǎn)化IOB原理框圖第130頁IOB中有輸入、輸出兩條通路。當(dāng)引腳用作輸入時(shí)，外部引腳上信號(hào)經(jīng)過輸入緩沖器，能夠直接由I1或I2進(jìn)入內(nèi)部邏輯，也能夠經(jīng)過觸發(fā)器后再進(jìn)入內(nèi)部邏輯；當(dāng)引腳用作輸出時(shí)，內(nèi)部邏輯中信號(hào)能夠先經(jīng)過觸發(fā)器，再由輸出三態(tài)緩沖器送到外部引腳上，也能夠直接經(jīng)過三態(tài)緩沖器輸出。經(jīng)過編程，能夠選擇三態(tài)緩沖器使能信號(hào)為高電平或低電平有效，還能夠選擇它擺率（電壓改變速率）為快速或慢速。快速方式適合于頻率較高信號(hào)輸出，慢速方式則有利于減小噪聲、降低功耗。對(duì)于未用引腳，還能夠經(jīng)過上拉電阻接電源或經(jīng)過下拉電阻接地，防止受到其它信號(hào)干擾。輸入通路中觸發(fā)器和輸出通路觸發(fā)器共用一個(gè)時(shí)鐘使能信號(hào)，而它們時(shí)鐘信號(hào)是獨(dú)立，都能夠選擇上升沿或下降沿觸發(fā)。第131頁

3．可編程互連PI可編程互連PI資源分布于CLB和IOB之間，各種不一樣長(zhǎng)度金屬線經(jīng)過可編程開關(guān)點(diǎn)或可編程開關(guān)矩陣PSM（ProgrammableSwitchMatrix）相互連接，從而組成所需要信號(hào)通路。在XC4000E系列FPGA中，PI資源主要有可編程開關(guān)點(diǎn)、可編程開關(guān)矩陣、可編程連接線、進(jìn)位/借位鏈和全局信號(hào)線?？删幊踢B接線又分為三種類型：?jiǎn)伍L(zhǎng)線（SingleLengthLines）、雙長(zhǎng)線（DoubleLengthLines）和長(zhǎng)線（LongLines）。圖5-42是XC4000E系列PI資源示意圖（圖中未標(biāo)出進(jìn)位/借位鏈和全局信號(hào)線）。第132頁圖5-42可編程互連資源示意圖第133頁1）可編程開關(guān)矩陣PSM和可編程開關(guān)點(diǎn)垂直和水平方向上各條連接線（單長(zhǎng)線、雙長(zhǎng)線、全局時(shí)鐘線）能夠在可編程開關(guān)矩陣中或可編程開關(guān)點(diǎn)上實(shí)現(xiàn)連接。可編程開關(guān)點(diǎn)就是一個(gè)經(jīng)過編程能夠控制其通斷開關(guān)晶體管；可編程開關(guān)矩陣由多個(gè)垂直與水平方向上單長(zhǎng)線和雙長(zhǎng)線交叉點(diǎn)組成，每個(gè)交叉點(diǎn)上有6個(gè)開關(guān)晶體管，如圖5-43所表示。比如，一個(gè)從開關(guān)矩陣右側(cè)輸入信號(hào)，能夠被連接到另外三個(gè)方向中任何一個(gè)或多個(gè)方向來輸出。第134頁圖5-43可編程開關(guān)矩陣第135頁2）單長(zhǎng)線如圖5-42所表示，單長(zhǎng)線是指相鄰PSM之間垂直或水平連接線，其長(zhǎng)度也就是兩個(gè)相鄰PSM之間距離，它們?cè)赑SM中實(shí)現(xiàn)互連。單長(zhǎng)線通慣用來在局部區(qū)域內(nèi)傳輸信號(hào)和產(chǎn)生分支電路，這種連接線能夠提供最大互連靈活性和相鄰功效塊之間快速布線。但因?yàn)閱伍L(zhǎng)線長(zhǎng)度較小，信號(hào)每經(jīng)過一個(gè)開關(guān)矩陣都會(huì)增加一次時(shí)延，所以單長(zhǎng)線不適合需要長(zhǎng)距離傳輸信號(hào)。第136頁3）雙長(zhǎng)線如圖5-42所表示，雙長(zhǎng)線長(zhǎng)度是單長(zhǎng)線兩倍。也就是說，一個(gè)雙長(zhǎng)線要經(jīng)過兩個(gè)CLB后，再進(jìn)入開關(guān)矩陣。雙長(zhǎng)線以兩根為一組，在不降低互連靈活性前提下，能夠?qū)崿F(xiàn)不相鄰CLB之間更加快連接。第137頁4）長(zhǎng)線如圖5-42所表示，長(zhǎng)線是指在垂直或水平方向上穿越整個(gè)陣列連接線。長(zhǎng)線不經(jīng)過開關(guān)矩陣，降低了信號(hào)延時(shí)，通慣用于高扇出信號(hào)、對(duì)時(shí)間要求苛刻信號(hào)或在很長(zhǎng)距離上都有分支信號(hào)傳輸。XC4000E系列長(zhǎng)線中點(diǎn)處都有一個(gè)可編程分離開關(guān)，能夠?qū)⒁桓L(zhǎng)線一分為二為兩個(gè)獨(dú)立布線通路。長(zhǎng)線與單長(zhǎng)線是經(jīng)過線與線交叉點(diǎn)處可編程開關(guān)點(diǎn)來控制，雙長(zhǎng)線不與其它類型線相連。第138頁5）全局信號(hào)線（GlobalLines）除以上介紹通用連接線外，XC4000E系列PI資源中還有一些專用全局信號(hào)線（GlobalLines）。這些專用全局信號(hào)線在結(jié)構(gòu)上與長(zhǎng)線類似，所不一樣是，它們都是垂直方向，專門用于傳輸全局時(shí)鐘信號(hào)和高扇出控制信號(hào)。圖5-44所表示為與XC4000E系列CLB相關(guān)PI資源（未畫出進(jìn)位/借位鏈）。由圖能夠看出，CLB輸入、輸出分布在它四面，以提供最大布線靈活性。能夠經(jīng)過可編程開關(guān)點(diǎn)將CLB輸入、輸出連到其周圍長(zhǎng)線、單長(zhǎng)線、雙長(zhǎng)線或全局信號(hào)線上。圖中陰影部分為可編程開關(guān)矩陣。在表5-5中列出了XC4000E系列中一個(gè)CLB各類連線資源。第139頁圖5-44與XC4000E系列CLB相關(guān)PI詳圖第140頁表5-5XC4000E系列CLB連線資源單長(zhǎng)線雙長(zhǎng)線長(zhǎng)線全局信號(hào)線進(jìn)位/借位鏈累計(jì)垂直線8464224水平線8460018第141頁總而言之，與CPLD確實(shí)定型連線結(jié)構(gòu)相比，XC4000E系列FPGA這種互連結(jié)構(gòu)有各種不一樣長(zhǎng)度連接線，相對(duì)比較復(fù)雜。它優(yōu)點(diǎn)是含有很高布線靈活性，布線經(jīng)過率高；缺點(diǎn)是信號(hào)在芯片內(nèi)傳輸時(shí)延不可預(yù)測(cè)，兩次布線之間同一信號(hào)延時(shí)不一定相同。通常將這種結(jié)構(gòu)連接線稱為統(tǒng)計(jì)型連接線。第142頁5.4PLD編程與測(cè)試5.4.1PLD開發(fā)過程1．PLD開發(fā)所需設(shè)備用PLD來實(shí)現(xiàn)數(shù)字電路或系統(tǒng)，必須要具備以下設(shè)備：①計(jì)算機(jī)；②PLD開發(fā)軟件包、專用硬件描述語言；③PLD編程器或編程電纜。第143頁

2．PLD開發(fā)流程不一樣軟件包對(duì)PLD開發(fā)流程不盡相同，但大致上都可歸為三個(gè)過程，如圖5-45所表示。圖5-45第144頁1）設(shè)計(jì)輸入設(shè)計(jì)輸入主要是指設(shè)計(jì)者以一定方式對(duì)器件邏輯功效進(jìn)行描述，并形成符合開發(fā)軟件要求設(shè)計(jì)源文件。當(dāng)前多數(shù)開發(fā)軟件都支持原理圖和硬件描述語言兩種描述方式。比如，用硬件描述語言VHDL對(duì)一些基本邏輯函數(shù)描述以下：

ENTITYbasic-logicIS --實(shí)體（ENTITY）說明部分開始， basic-logic是實(shí)體名

PORT(a,b:INBIT； --定義輸入信號(hào)，均為1位邏輯量f1,f2,f3,f4,f5,f6,f7:OUTBIT)；