集成電路簡介

集成電路簡介2）基本工藝流程：3）工藝中的幾個考慮 襯底材料和外延層的電阻率 （結(jié)深和外延層的推進） 埋層擴散雜質(zhì)源As、Sb 隔離擴散深度 厚的隔離擴散氧化 外延層的厚度（外延層反擴散、埋層反擴散和氧化消耗）4）PN結(jié)隔離的優(yōu)缺點方法簡單、容易實現(xiàn)； 隔離不理想，有漏電流（nA級、耐壓幾十伏）PN結(jié)電容寄生效應(yīng)，導(dǎo)致各電容之間的耦合，因而不宜做高頻器件。橫向擴散、耗盡區(qū)和隔離墻等，使晶體管的面積只占整個隔離島的30~40%，集成度不高?？馆椛淠芰Σ?）改進方案：對通隔離：三次掩蔽隔離：無外延、橫向晶體管集電極擴散隔離： 其它：保護環(huán)隔離、基極擴散隔離、雙外延隔離、自隔離等。11.1.2.介質(zhì)隔離(Oxide-isolation) 主要的方法是，反向外延二氧化硅介質(zhì)隔離。1）工藝流程2）優(yōu)缺點： 寄生電容小 擊穿電壓高、漏電流小 容易制造互補電路 抗輻射能力強 厚度均勻性不易精確控制 工藝復(fù)雜，成本高 隔離槽占用面積大（橫向腐蝕）（使用不如PN結(jié)隔離廣泛）3）V型槽介質(zhì)隔離利用各向異性腐蝕劑對硅片進行腐蝕；V（100）>V（111），（30倍）；對（100）面腐蝕，形成沿（111）面的V型槽；槽寬為光刻掩膜寬度。11.1.3.PN結(jié)—介質(zhì)混合隔離（等平面隔離）利用氮化硅的掩蔽，進行局部氧化形成隔離。1）工藝流程2）特點：芯片面積減小寄生電容減小表面平整，利于多層布線工藝較復(fù)雜，長時間高溫氧化使n+埋層反擴散嚴重。3）V型槽氧化隔離（缺點？）以上介紹的是雙極型IC的隔離，MOS型IC的隔離要簡單得多，因而集成度高。 11.1.4.局部氧化隔離(LOCOS)（基本標準技術(shù)）溝道溝道?溝道1)工藝：Si3N4掩蔽下的局部氧化(高壓氫氧合成或水汽氧化)通常SiO2緩沖層厚20~60nm，Si3N4膜厚100~200nm，B離子場注入摻雜增強隔離效果。2）在進一步縮小尺寸后，表現(xiàn)出的缺點： “鳥嘴”過長； 高劑量的場注入在高溫氧化中的橫向擴散嚴重； “鳥嘴”形狀進一步改善； 非全平面化；3）一些改善措施 多晶硅緩沖法（PBL） 淺溝槽隔離(Trench-isolation) 其它。。。 淺(深)溝槽隔離(Trench-isolation) 其它。。。Fig.15.10and15.1311.1.5.SOI技術(shù)1)注氧隔離(SIMOX)2）直接鍵合11.2.平坦化工藝與多層內(nèi)連線原因：高低起伏的介質(zhì)膜使光刻聚焦產(chǎn)生困難，布線及多層布線的可靠性降低。因而，需要使生長的介質(zhì)膜平坦化。(Fig.15.33)在第一層金屬（Al）布線前，可采用前面介紹過的BPSG熱熔流法（~900°C）。金屬間的介質(zhì)膜生長一般應(yīng)低于450°C。1）旋涂玻璃法（SOG）2）化學(xué)機械拋光（CMP）3）鎢塞和高溫合金鋁 多層布線的目的：結(jié)構(gòu)緊湊、RC延時小 (15.9MultilevelMetallization)11.3.阱結(jié)構(gòu)P阱、N阱、孿生阱、倒置阱離子注入+擴散再分布推進擴散自對準工藝11.4.自對準工藝 由于溝道尺寸的縮小，柵電極，源、漏電極和鈍化層制作的套刻精度很難保證。自對準工藝解決了這一問題。自對準技術(shù)越來越多地用于ULSI制造。最早和最廣泛使用的是多晶硅柵自對準工藝Si柵自對準解決方案

p-Si、n-Si、SiO2、SiO2、多晶Si、Al、BPSG前面已介紹了TiSi2工藝，通常與多晶硅柵自對準工藝聯(lián)合使用。這樣可以實現(xiàn)感應(yīng)柵MOS結(jié)構(gòu)、可讀寫MOS存儲單元等。11.5.淺結(jié) 采用淺結(jié)源、漏的主要原因是減小短溝道效應(yīng)和提高隔離效果。工藝：1）離子注入：即使注入能量為10keV結(jié)深仍偏深。而能量低于10keV后，無法得到穩(wěn)定的離子束流。對策：表面預(yù)非晶化；（目前Sb離子最重要） 分子團簇（如：BF2）注入；2）摻雜沉積層擴散（摻雜多晶硅、摻雜二氧化硅再分布）11.6.漏極工程(p464) 由于尺寸的縮小，漏極附近的電場增大，可能導(dǎo)致對柵的電注入。改善方法：輕摻雜漏極（LDD） 輕摻雜區(qū)的雜