第六章電路參數(shù)及其提取

第一節(jié)信號傳輸延遲數(shù)字電路的延遲由四部分組成：門延遲連線延遲扇出延遲大電容延遲由與輸出節(jié)點相關(guān)的微分方程描述近似處理簡化的RC充放電近似tp=0.69CL(Reqn+Reqp)/2ln(2)一、CMOS門延遲延遲和輸入信號相關(guān)Low－h(huán)igh變化兩個輸入同時變低tpLH－0.69Rp/2CL只有一個輸入變低tpLH－0.69RpCLHigh－low變化兩個輸入同時變高tpLH－0.692RnCLCLBRnARpBRpARnCintNAND的延遲估計二、連線延遲interwirefringepp描述引線RC延遲的模型可以分為集總模型（lumpedmodel）和分布模型（distributedmodel）集總模型RC延遲cwireDrivercapacitanceperunitlengthVoutClumpedRDriverVout簡單適于短引線(r,c,L)VNVinrLVinVNrLrLrLrLcLcLcLcLcLr,c單位長度的引線電阻、電容分布模型（distributedmodel）RC延遲節(jié)點i的電壓所滿足的方程網(wǎng)絡(luò)節(jié)點分得很密延遲時間與連線的長度的平方成正比！長連線加驅(qū)動器－緩沖器buffer－反相器鏈門延遲和引線延遲一起考慮RDriverVinVoutrw,cw,L門延遲和引線延遲的總延遲時間為t=0.69RDriverCw+(RwCw)/2=RDriverCw+0.5rwcwL2

Rw=rwL,Cw=cwL長連線加驅(qū)動器－緩沖器buffer－反相器鏈CLKPAD1500Cu500Cu1200Cu750CuCubuffer0buffer1buffer2buffer3buffer4CLK1CLK2CLK3CLK4三、電路扇出延遲邏輯門的輸出端所接的輸入門的個數(shù)稱為電路的扇出：Fout。對于電路扇出參數(shù)的主要限制是：

扇出端的負(fù)載等于每個輸入端的柵電容之和：

在電路設(shè)計中，如果一個反相器的扇出為N，即Fout=N。其驅(qū)動能力應(yīng)提高N倍，才能獲得與其驅(qū)動一級門相同的延遲時間。否則它的上升及下降時間都會下降N倍。采用加入緩沖器使大扇入和大扇出相隔離CLCL四、大電容負(fù)載驅(qū)動電路問題：一個門驅(qū)動非常大的負(fù)載時，會引起延遲的增大。由于外部電容比芯片內(nèi)部標(biāo)準(zhǔn)門柵電容可能要大幾個數(shù)量級。要想在允許的門延遲時間內(nèi)驅(qū)動大電容負(fù)載，只有提高即增大W，將使柵面積L

W增大，管子的輸入電容（即柵電容）Cg也隨之增大，它相對于前一級又是一個大電容負(fù)載。問題并沒有解決？Mead和Conway論證了用逐級放大反相器構(gòu)成的驅(qū)動電路可有效地解決驅(qū)動大電容負(fù)載問題。設(shè)計關(guān)鍵：驅(qū)動負(fù)載CL需要多少級才能使延遲最??？每級反相器的尺寸如何確定？M驅(qū)動負(fù)載時反相器的延遲Delay=Delay(本征）＋Delay(負(fù)載）設(shè)Wp＝2Wn＝2W時上拉和下拉的電流相同，即有相同的上升和延遲時間等價于RC網(wǎng)絡(luò)對于反相器鏈有：Cgin，j未知若反相器間保持固定的比例則設(shè)每級間的尺寸比為f，即每級有相同的延遲對于給定的負(fù)載CL和輸入電容Cin，可以確定其比例F，從而得到延遲最小條件下的優(yōu)化尺寸忽略了反相器自身的負(fù)載，本征負(fù)載Cint反相器鏈舉例LogicalEffort延遲模型一般分析邏輯門的延遲是基于負(fù)載的，若要準(zhǔn)確計算需要精確的寄生參數(shù)和版圖信息。但在邏輯設(shè)計和電路設(shè)計階段，無法得到這些信息，因此需要新的模型對延遲進(jìn)行預(yù)算，而不必基于準(zhǔn)確的寄生參數(shù)。LogicalEffort，LE通過比較不同邏輯結(jié)構(gòu)的延遲，評估CMOS電路的延遲門延遲:gatedelayd=h+peffortdelayintrinsicdelayEffortdelay:h=gflogicalefforteffectivefanout=Cout/CinLogicaleffort與電路拓?fù)浣Y(jié)構(gòu)相關(guān)，與器件的尺寸無關(guān)Effectivefanout(electricaleffort)是負(fù)載和器件尺寸的函數(shù)邏輯門中的延遲門延遲的仔細(xì)區(qū)分依賴于負(fù)載和邏輯特性依賴寄生特性LogicalEffort反相器的logicaleffort和intrinsicdelay是所有靜態(tài)CMOS門中最小的，取為1Logicaleffort是該邏輯門和反相器在流過相同電流的條件下邏輯門的輸入電容與反相器的輸入電容的比值，它獨(dú)立于MOSFET的尺寸邏輯門越復(fù)雜，Logicaleffort越大Logicaleffort是該邏輯門和反相器在流過相同電流的條件下邏輯門的輸入電容與反相器的輸入電容的比值g=1g=4/3g=5/3A+BABABABA?BABAAA21Cunit=32222Cunit=44411Cunit=5各輸入端的LE可能不一樣ABCLogicalEffort對于非標(biāo)準(zhǔn)邏輯門和非標(biāo)準(zhǔn)但K相同的反相器比等效反相器為LogicalEffortofGatesFan-out(h)

Normalizeddelay(d)t1234567pINVtpNANDF(Fan-in)g=1p=1d=h+1g=4/3p=2d=(4/3)h+2d=h+p＝gf＋p對于扇出為4的標(biāo)準(zhǔn)反相器g=1,f=4若g＝0，p＝0,d=gf+p=4若g

＝1，p＝1,d=gf+p=5對于N級標(biāo)準(zhǔn)反相器構(gòu)成的環(huán)振g=1,f=1若g

＝0，p＝0,d1=gf+p=1D＝Nd1＝N，freq＝1/2*N若g

＝1，p＝1,d1=gf+p=2D＝Nd1＝2*N，freq＝1/4*NStageeffort:hi=gifiPathelectricaleffort:F=Cout/CinPathlogicaleffort:G=g1g2…gNBranchingeffort:B=b1b2…bNPatheffort:H=GFBPathdelayD=Sdi=Spi+ShiN級邏輯門相連Branchingeffort:有分支的情況優(yōu)化設(shè)計當(dāng)每一級具有相同effortdelay時，為最優(yōu)設(shè)計:N級的最小延遲為每一級的等效扇出為:即Stageefforts:g1f1=g2f2=…=gNfN對于給定的負(fù)載CL和給定的第一級的輸入電容Cin,可以證明最優(yōu)的級數(shù)N和級間比例為：稱為‘beststageeffort’計算出總的:F=GBH估算出總級數(shù)計算stageeffortf=F1/N按所需的級數(shù)實現(xiàn)邏輯功能逐級確定尺寸:

Cin=Cout*g/fReference:Sutherland,Sproull,Harris,“LogicalEffort”,Morgan-Kaufmann1999.優(yōu)化設(shè)計方法例：確定下列電路的尺寸，使延遲最小g=1

f=ag=5/3

f=b/ag=5/3

f=c/bg=1

f=5/cEffectivefanout,F=5G=25/9H=FBG=125/9=13.9h=1.93－－H1/4a=1.93b=ha/g2=2.23c=hb/g3=5g4/f=2.59h＝gf1abcCL5

第二節(jié)功耗在功耗設(shè)計中主要考慮三個因素：一導(dǎo)體的電遷移現(xiàn)象；二散熱問題；三供電問題。P6Pentium?486386286808680858080800840040.1110100197119741978198519922000YearPower(Watts)微處理器的功耗不斷增加功耗及其散熱將成為限制集成電路縮小的主要因素為什么需要考慮功耗?

芯片的功率密度40048008808080858086286386486Pentium?P611010010001000019701980199020002010YearPowerDensity(W/cm2)HotPlateNuclearReactorRocketNozzleSun’sSurface…chipsmightbecomehot…為什么需要考慮功耗?–

電池的體積/重量Expectedbatterylifetimeincreaseoverthenext5years:30to40%FromRabaey,19956570758085909501020304050RechargableLithiumYearNickel-CadmiumNi-MetalHydrideNominalCapacity(W-hr/lb)Battery(40+lbs)為什么需要考慮功耗?–

待機(jī)功耗

DrainleakagewillincreaseasVTdecreasestomaintainnoisemarginsandmeetfrequencydemands,leadingtoexcessivebatterydraining

standbypowerconsumption.8KW1.7KW400W88W12W0%10%20%30%40%50%20002002200420062008

StandbyPowerSource:Borkar,DeIntel

Year20022005200820112014PowersupplyVdd(V)1.51.20.90.70.6ThresholdVT(V)0.40.40.350.30.25…andphonesleaky!對于利用0.25微米工藝制備的芯片，電源電壓為2.5V，500MHz的時鐘頻率下，平均負(fù)載電容為15fF/gate，每門的平均扇出為4。假設(shè)每個時鐘周期內(nèi)狀態(tài)翻轉(zhuǎn)一次。請估算每級門的動態(tài)功耗。若芯片上有108個門，則請估算整個芯片的動態(tài)功耗。

思考題一、金屬線寬的確定金屬在傳遞電流時，電流密度有一定的限制。如果電流過大，而超過導(dǎo)體的域值Jth，會使導(dǎo)體內(nèi)產(chǎn)生電遷移現(xiàn)象，導(dǎo)致電路失效。

Al的Jth一般為0.8-1.0mA/μm2

例如：Al的最小線寬為3λ，λ=2.5μm，Al的厚度約為1μm，Al的橫截面積為7.5μm2。

取：Jt