Quartus-II軟件使用教程-課件

Quartus-II軟件使用教程PPTStructuredASICHardCopy?II&HardCopyStratixHigh&mediumdensityFPGAsStratixIII,StratixII&Stratix Low-costFPGAsCycloneIII,CycloneII&CycloneFPGAsw/clockdatarecoveryStratixIIGX&StratixLow-cost90-nmFPGAsforPCIExpress,GigabitEthernet,andSerialRapidIOupto2.5GbpsArriaGX

CPLDsMAXII,MAX7000&MAX3000ConfigurationdevicesSerial(EPCS)&enhanced(EPC)ProgrammableLogicFamilies2QuartusII軟件發(fā)布RoadMapQ4Q1Q2Q3Q420066.1Windows2000WindowsXP(32-bit&64-bit)

RedHatEnterprise3(32/64-bit)LinuxSunWindowsQ17.0Q22007Q3Q4Q12008RedHatEnterprise4(32/64-bit)SuseServer9(32/64-bit)7.17.28.08.19.0

Solaris8/9(32-bit&63-bit)2009RedHatEnterprise5NewWindowsVista3Multi-processorcoresnowmainstreamBenefitfastercompiletimes64-BitO/S–movingmainstreamBenefitaccesstomorethan2GBofmemory從QII6.1開(kāi)始支持多核處理器和64位OS4QuartusII開(kāi)發(fā)環(huán)境資源管理窗信息顯示窗編輯狀態(tài)顯示窗工程工作區(qū)工具欄5主要快捷鍵CompilationreportChipPlanner(Floorplan&ChipEditor)ExecutioncontrolsAssignmentEditorSettingsPinPlannerProgrammerToopenstepbystepcompilationflow:ToolsCustomizeToolbarsSelect“Processing”CheckBox6大家學(xué)習(xí)辛苦了，還是要堅(jiān)持繼續(xù)保持安靜Agenda設(shè)計(jì)流程概要建立工程設(shè)計(jì)輸入編譯綜合使用SynplifyPro做綜合布局布線(xiàn)AssignmentEditor管腳分配仿真器件編程時(shí)序約束SignalTapII邏輯分析儀8QuartusII軟件使用教程設(shè)計(jì)流程概要TypicalPLDDesignFlowSynthesis-Translatedesignintodevicespecificprimitives-Optimizationtomeetrequiredarea&performanceconstraints-QuartusII,PrecisionSynthesis,Synplify/SynplifyPro, DesignCompilerFPGADesignSpecificationPlace&route-MapprimitivestospecificlocationsinsideTargettechnologywithreferencetoarea&performanceconstraints-SpecifyroutingresourcestobeusedDesignentry/RTLcoding-BehavioralorstructuraldescriptionofdesignRTLsimulation

-

Functionalsimulation(ModelSim?,QuartusII)-Verifylogicmodel&dataflow(notimingdelays)

LEM512M4KI/O10TypicalPLDDesignFlowTiminganalysis-Verifyperformancespecificationsweremet-StatictiminganalysisGatelevelsimulation-

Timingsimulation-Verifydesignwillworkintargettechnology

PCboardsimulation&test-

Simulateboarddesign-Program&testdeviceonboard-UseSignalTapIIfordebuggingtclk11QuartusII軟件使用教程建立工程設(shè)計(jì)新工程使用NewProjectWizard比較方便工程名可以使用任何名字，建議使用和頂層設(shè)計(jì)名相同的名字

選擇工程的路徑頂層Entity名稱(chēng)，必須符合TOP文件中定義的module名稱(chēng)新工程使用現(xiàn)有工程的設(shè)置13AdddesignfilesGraphic(.BDF,.GDF)AHDLVHDLVerilogEDIFVQMAdduserlibrarypathnamesUserlibrariesMegaCore?/AMPPSMlibrariesPre-compiledVHDLpackages添加源文件（這一步驟可以跳過(guò)）14如果跳過(guò)新建向?qū)У腁ddFile，可以在工程生產(chǎn)完畢之后，在導(dǎo)航界面的File下點(diǎn)擊“DeviceDesignFiles”，右鍵彈出菜單選擇“Add/RemoveFilesinProject”15Package可以選擇器件的封裝，Pincount可以選擇器件的引腳數(shù)，Speedgrade可以選擇器件的速度等級(jí)，這些選項(xiàng)可以縮小可用器件列表的范圍，以便快速找到需要的目標(biāo)器件。

選擇器件系列選擇器件16選擇綜合、仿真、時(shí)序分析等第三方工具

EDA工具設(shè)置17確認(rèn)全部參數(shù)設(shè)置，若無(wú)誤則單擊Finish按鈕，完成工程的創(chuàng)建；若有誤，可單擊Back按鈕返回，重新設(shè)置。

完成!18工程管理工程打包生成.qar文件工程復(fù)制CopyProjectArchiveProject19版本管理通過(guò)菜單Project->Revisions打開(kāi)版本管理窗口，可以在原工程的基礎(chǔ)上建立多個(gè)版本，并且可以比較，方便設(shè)計(jì)。注意：不同的版本只能對(duì)約束做更改，如果更改原設(shè)計(jì)，則所有版本均會(huì)更改。20QuartusII軟件使用教程設(shè)計(jì)輸入新建一個(gè)設(shè)計(jì)文件選擇要?jiǎng)?chuàng)建的文件類(lèi)型22QII7.1文本編輯器列對(duì)齊顯示標(biāo)記行對(duì)齊顯示標(biāo)記獨(dú)立/整合窗口切換“Alt”鍵實(shí)現(xiàn)列操作的切換插入代碼模版23使用MegaWizardPlug-inManager調(diào)用宏功能模塊可以創(chuàng)建一個(gè)新的IP文件，也可以編輯已有的IP文件，或者拷貝已創(chuàng)建的文件。

ToolsMegaWizardPlug-InManager語(yǔ)言和文件名選擇megafunction或IP24MegaWizard示例察看本機(jī)和互聯(lián)網(wǎng)上幫助文檔資源利用情況用戶(hù)設(shè)置25MegaWizard示例默認(rèn)HDL源文件symbol文件(.bsf)可選器件聲明文件(.cmp)例化模型文件(_int.v)黑盒子文件(_bb.v)示例波形(.html)26QuartusII軟件使用教程編譯QusrtusII全編譯流程DesignFilesAnalysis&ElaborationSynthesisFitterConstraints&SettingsConstraints&SettingsFunctionalSimulationGate-LevelSimulationEDANetlistWriterFunctionalNetlistPost-FitSimulationFiles(.vho/.vo)Programming&Configurationfiles(.sof/.pof)TimeQuestTimingAnalysisAssembler*Thisisthetypicalflow.Othermoduleexecutableswillbeaddedifadditionalsoftwarefeaturesareenabled.28Processing選項(xiàng)StartCompilation?PerformsfullcompilationStartAnalysis&Elaboration?Checkssyntax&buildsdatabaseonly?PerformsinitialsynthesisStartAnalysis&Synthesis?Synthesizes&optimizescodeStartFitter?Places&routesdesign?GeneratesoutputnetlistsStartAssembler?GenerateprogrammingfilesStartTimeQuestTimingAnalyzerStartI/OAssignmentAnalysisStartDesignAssistant29Status&MessageWindowsAnalysis&Synthesis完成綜合的功能Fitter是對(duì)設(shè)計(jì)進(jìn)行布局布線(xiàn)Assembler為編程或配置目標(biāo)器件建立一個(gè)或多個(gè)編程文件，包括.sof和.pof。TimingAnalyzer作為全編譯的一部分自動(dòng)運(yùn)行，它觀察和報(bào)告時(shí)序信息，例如:：建立時(shí)間、保持時(shí)間、時(shí)鐘至輸出延時(shí)、引腳至引腳延時(shí)、最大時(shí)鐘頻率、延緩時(shí)間以及設(shè)計(jì)的其它時(shí)序特性。

30編譯報(bào)告-資源報(bào)告資源報(bào)告資源的詳細(xì)信息31編譯報(bào)告-時(shí)序報(bào)告時(shí)序報(bào)告中按時(shí)序要求由差至好排列報(bào)告中首列一般為Slack值Slack=LargestRequiredTime-LongestActualTimeSlack為正值，表示符合時(shí)序要求，顯示為黑色Slack為負(fù)值，表示不符合時(shí)序要求，顯示為紅色32QuartusII軟件使用教程綜合與Synthesis相關(guān)的設(shè)置(1)如果選中，可以減少工程的編譯時(shí)間。比如在工程中沒(méi)有改動(dòng)源代碼而只是對(duì)約束進(jìn)行了修改，使用了SmartCompilation選項(xiàng)，則進(jìn)行全編譯（按鈕）過(guò)程中，軟件會(huì)自動(dòng)跳過(guò)“Analysis&Synthesis”步驟。

QII默認(rèn)設(shè)置為關(guān)閉，建議打開(kāi)。34與Synthesis相關(guān)的設(shè)置(2)優(yōu)化目標(biāo)：速度，面積和平衡，默認(rèn)設(shè)置為平衡一般是優(yōu)化工程設(shè)計(jì)的第一步35第三方綜合器SynplifyPro嵌入(1)Step1:Tools菜單Options->General->EDAToolOptions指定SynplifyPro的安裝路徑，選中”EnableNativeLinkforSynplify/SynplifyProwithanode-lockedlicense“。如果不選，QII是無(wú)法直接調(diào)用Synplify進(jìn)行綜合的。36第三方綜合器SynplifyPro嵌入(2)Step2:-如果是新建工程，需要在EDAToolSettings中設(shè)置，并選中“Runthistoolantomaticallytosynthesizethecurrentdesign”-如果是現(xiàn)有工程，Settins->EDAToolSettings同樣設(shè)置37第三方綜合器SynplifyPro嵌入(3)-如果使用IPcore，QII導(dǎo)航界面可以看到的是IPcore生成的.v文件，這樣是無(wú)法進(jìn)行直接調(diào)用SynplifyPro的，軟件會(huì)報(bào)錯(cuò)-只需要將ufm1.v文件刪除，用ufm1_bb.v文件替代，就可以直接調(diào)用SynplifyPro-QII會(huì)自動(dòng)在工程目錄下生成synplify_xxx_work目錄，目錄下有供SynplifyPro可以直接打開(kāi)的工程文件38QuartusII軟件使用教程使用SynplifyPro做綜合使用SynplifyPro做綜合通常我們綜合時(shí)，使用的是QuartusII自帶的綜合工具，實(shí)際工作中，許多設(shè)計(jì)人員都習(xí)慣于使用專(zhuān)業(yè)綜合工具SynplifyPro。正常情況下，正版的QuartusII和SynplifyPro可以實(shí)現(xiàn)無(wú)縫鏈接，過(guò)程同ISE差不多。但是大多數(shù)用戶(hù)使用時(shí)，QuartusII直接調(diào)用SynplifyPro往往是有問(wèn)題的，因此我們最好將兩者分離開(kāi)來(lái)操作。40在SynplifyPro下建立工程選擇File->NewProject或者在工程管理窗口中右鍵選【NewProject】41添加源文件42添加源文件時(shí)注意：如果調(diào)用的是QuartusⅡ軟件中生成的IP模塊，則只需要加入_bb.v的黑盒文件（bb.v文件是使用MegaWizard向?qū)Мa(chǎn)生的）頂層文件要放在文件結(jié)構(gòu)樹(shù)的最下面或者是最后一個(gè)加到工程里面。43設(shè)置工程屬性雙擊一個(gè)實(shí)現(xiàn)確認(rèn)生成的VQM網(wǎng)表設(shè)置對(duì)應(yīng)的QuartusII版本44綜合設(shè)計(jì)點(diǎn)擊Run，對(duì)源文件進(jìn)行綜合信息欄將顯示警告或者錯(cuò)誤文件列表可以看到生成的vqm網(wǎng)表45調(diào)用QuartusII編譯工程需要注意的是，在SynplifyPro工程下用到的IP模塊調(diào)用的是_bb.v的文件，但進(jìn)入到QuartusⅡ中則需要的是由MegaWizard向?qū)傻?v文件，所以最好讓QuartusⅡ工程文件與IP生成的.v文件放在同一個(gè)目錄下。選擇直接調(diào)用Quartus編譯或是在后臺(tái)編譯46QuartusII軟件使用教程布局布線(xiàn)與Fitter相關(guān)的設(shè)置(1)-StandardFit編譯效果最好，時(shí)間最長(zhǎng)-FastFit編譯時(shí)間減少50%，犧牲Fmax作代價(jià)-AutoFit一旦滿(mǎn)足時(shí)序要求，QII會(huì)停止優(yōu)化，從而節(jié)省編譯時(shí)間-Onefittingattempt（不同的種子導(dǎo)致編譯結(jié)果小幅度變動(dòng)，波動(dòng)范圍在±5%）48與Fitter相關(guān)的設(shè)置(2)默認(rèn)情況下為“IOtoregisterandminTco”-表示以IO到寄存器的Th約束、從寄存器到IO的最小Tco約束和從IO或寄存器到IO或寄存器的最小TPD約束為優(yōu)化目標(biāo)設(shè)置為“AllPaths”-除了IO路徑和最小TPD路徑為優(yōu)化目標(biāo)外，增加了寄存器到寄存器的時(shí)序約束優(yōu)化-盡可能的使用同步設(shè)計(jì)以避免時(shí)序問(wèn)題對(duì)于時(shí)序報(bào)告中Hold時(shí)間的不滿(mǎn)足，可以嘗試設(shè)置“AllPaths”49QuartusII軟件使用教程AssignmentEditorAssignmentEditor(AE)選擇菜單AssignmentsAssigmentEditor或者直接點(diǎn)擊按鈕通過(guò)AE生成的各種約束都會(huì)保存在.QSF文件中51UsingAECategory下拉選擇，一般常用的是Pin,Timing和LogicOptions，可以分別獨(dú)立設(shè)置52編輯多個(gè)約束UseEditbar,auto-fill,copy&paste鼠標(biāo)選擇多個(gè)需改動(dòng)的約束，在EditBar中下拉或直接復(fù)制粘貼選擇新的約束。當(dāng)EditBar中的“√”變成灰色表示修改成功53QuartusII軟件使用教程管腳分配Pin的約束(1)一個(gè)新建Project是沒(méi)有約束的，AE顯示為空如果在沒(méi)有約束的情況下直接編譯Project，QII會(huì)自動(dòng)分配引腳，顯示在編譯報(bào)告中(CompilationReport->Fitter->ResourceSection->InputPins,OutputPinsorBidirPins)55Pin的約束(2)如果需要手工輸入Pin約束，除直接編輯QSF文件之外，還有兩種相對(duì)來(lái)說(shuō)比較方便的方法方法一：反標(biāo)約束，讓QII自動(dòng)生成約束反標(biāo)時(shí)只選擇“Pin&deviceassignments”，AE立刻顯示反標(biāo)過(guò)的Pin約束56Pin的約束(3)方法二：PinPlanner圖形化操作直接拖動(dòng)引腳到約束的位置上57Pin的約束(4)需要注意的是，在反標(biāo)FPGA時(shí)會(huì)多出兩三個(gè)信號(hào)，這與FPGA的配置模式有關(guān)。為避免麻煩，建議直接刪除在Category下拉選擇Pin，直接修改Location欄下的Pin值就可以了。比如新約束為A22，點(diǎn)擊“PIN_A18”，手工敲入“A22”即可58Pin的約束(5)如果先前已有.QSF文件，可以直接導(dǎo)入新的Project中，AE立刻顯示新的約束選擇需導(dǎo)入的文件選擇需導(dǎo)入的約束類(lèi)型59QuartusII軟件使用教程仿真建立仿真文件選擇File菜單下的New->OtherFiles->VectorWaveformFile雙擊空白處61編輯波形選擇“Radix”下拉框?qū)崿F(xiàn)進(jìn)制的轉(zhuǎn)換。通過(guò)選擇“Value”或者點(diǎn)左邊的快捷鍵給信號(hào)賦值62用QuartusII進(jìn)行功能/時(shí)序仿真從Processing菜單打開(kāi)simulationtools選擇做功能仿真還是時(shí)序仿真選擇激勵(lì)文件缺省情況下，QII產(chǎn)生的是timingnetlist，因此在做功能仿真前，需要先生成功能仿真網(wǎng)表文件63調(diào)用ModelSim-SE進(jìn)行功能/時(shí)序仿真1、選擇Tools->Options，點(diǎn)擊【General】/【EDAToolOptions】，設(shè)置ModelSim執(zhí)行文件的安裝路徑（SynplifyPro也在此設(shè)置）。642、選擇EDAToolsSettings下的Simulation欄，設(shè)置仿真工具

。選擇仿真工具設(shè)置生成的仿真文件的語(yǔ)言和所存的路徑653、重點(diǎn)，設(shè)置TestBench?。?！填入Testbench文件名、頂層模塊名和例化元件的名稱(chēng)設(shè)置Testbench文件的位置66點(diǎn)擊“StartCompilation”按鈕編譯工程，完成之后在當(dāng)前的工程目錄下可以看到一個(gè)名為“Simulation”的新文件夾，下面的“ModelSim”文件夾下包括仿真需要的.vo網(wǎng)表文件和包含延遲信息的.sdo文件。如果之前在“SettingsEDAToolsSettingSimulation”出現(xiàn)的設(shè)置欄中選中了“Runthistoolautomaticallyaftercompilation”，編譯完成后Quartus會(huì)自動(dòng)調(diào)用ModelSim進(jìn)行門(mén)級(jí)時(shí)序仿真。如果沒(méi)選，則選擇菜單ToolsEDASimulationToolRunEDAGateLevelSimulation，Quartus便會(huì)調(diào)用ModelSim進(jìn)行門(mén)級(jí)時(shí)序仿真。選擇RunEDARTLSimulation則進(jìn)行行為級(jí)仿真。用戶(hù)也可以單獨(dú)在ModelSim中通過(guò)【Tools】/【ExecuteMacro】運(yùn)行QuartusII自動(dòng)生成的*_run_msim_gate_verilog.do文件進(jìn)行時(shí)序仿真或者*_run_msim_rtl_verilog.do文件進(jìn)行功能仿真。

4、運(yùn)行仿真67QuartusII軟件使用教程器件編程器件編程Alrera編程器硬件包括MasterBlaster?、ByteBlasterMV?、ByteBlaster?II、USB-Blaster和EthernetBlaster下載電纜，或Altera編程單元(APU)。QuartusII軟件編程器具有四種編程模式：被動(dòng)串行模式（PassiveSerialmode）;JTAG模式；主動(dòng)串行編程模式（ActiveSerialProgrammingmode）；套接字內(nèi)編程模式（In-SocketProgrammingmode）。69打開(kāi)編程器窗口選擇Tools->Programmer或者單擊快捷圖標(biāo)，打開(kāi)編程器窗口注意一定要在Currentlyselectedhardware框中出現(xiàn)所選的硬件，才表示設(shè)置成功

70設(shè)置編程選項(xiàng)自動(dòng)檢測(cè)器件添加編程文件手動(dòng)添加器件選擇編程模式添加sof文件，Mode欄選擇Jtag，是對(duì)FPGA編程，因此編程選項(xiàng)中只有Program/Configure項(xiàng)可選。添加pof文件，Mode欄選擇Passiveserial（被動(dòng)串行，對(duì)應(yīng)EPC配置器件）或者ActiveSerialProgramming（主動(dòng)串行，對(duì)應(yīng)EPCS配置器件），由于是對(duì)配置器件編程，因此編程選項(xiàng)中可以選擇多種操作，如Program/Configure、Verify、Blank-Check、Examine。點(diǎn)擊Start按鈕進(jìn)度條顯示編程進(jìn)度，100%時(shí)提示編程完畢71QuartusII軟件使用教程時(shí)序約束時(shí)序約束設(shè)置－時(shí)鐘頻率設(shè)置單時(shí)鐘設(shè)計(jì)中的全局時(shí)鐘約束多時(shí)鐘設(shè)計(jì)中的全局時(shí)鐘約束-如果設(shè)計(jì)中的時(shí)鐘都由PLL產(chǎn)生，QII會(huì)自動(dòng)約束約束時(shí)序參數(shù)73時(shí)序分析及優(yōu)化-最基本的方法時(shí)序優(yōu)化(Fmax優(yōu)化)最根本、最有效的方式還是對(duì)設(shè)計(jì)代碼的優(yōu)化常用幾種速度優(yōu)化的技巧(CodingStyle):-增加流水級(jí)

-組合邏輯平衡

-復(fù)制高扇出結(jié)點(diǎn)

-用戶(hù)狀態(tài)機(jī)設(shè)計(jì)

-模塊邊界輸入輸出寄存QII軟件也為工程師提供了很多方便設(shè)計(jì)優(yōu)化的選項(xiàng)74時(shí)序分析及優(yōu)化-優(yōu)化首選及保持時(shí)間優(yōu)化通過(guò)時(shí)序分析報(bào)告發(fā)現(xiàn)時(shí)序存在的問(wèn)題

-結(jié)合ListPath和Locate功能不可以把所有優(yōu)化選項(xiàng)一起加上，需要對(duì)癥下藥首選第一步是設(shè)置綜合優(yōu)化選項(xiàng)，選擇優(yōu)化目標(biāo)的優(yōu)先原則對(duì)于保持時(shí)間告警的嘗試解決，設(shè)置保持時(shí)間的優(yōu)化選項(xiàng)75QuartusII軟件使用教程SignalTapII邏輯分析儀SignalTapII如何工作?配置ELA將ELA和原有設(shè)計(jì)一起

下載到FPGA中啟動(dòng)ELA定義觸發(fā)條件采樣，并將數(shù)據(jù)存儲(chǔ)到FPGA內(nèi)部剩余RAM中通過(guò)JTAG口將采樣數(shù)據(jù)傳遞給QuartusII軟件77特性781)創(chuàng)建一個(gè)新的.STP文件方法1選擇菜單Tools

SignalTapIIEmbeddedLogicAnalyzer方法2選擇菜單FileNew默認(rèn)文件名為stp1.stp79.STP文件的界面采樣信號(hào)配置JTAG鏈配置節(jié)點(diǎn)列表實(shí)體管理設(shè)計(jì)層次存儲(chǔ)日志(記錄采樣設(shè)置和結(jié)果)80實(shí)體管理增加/刪除.STP文件中的實(shí)體模塊切換對(duì)哪個(gè)實(shí)體進(jìn)行操作顯示ELA占用的資源運(yùn)行和控制實(shí)體81設(shè)置采樣時(shí)鐘Altera推薦使用全局時(shí)鐘，而不要使用門(mén)控時(shí)鐘在每個(gè)采樣時(shí)鐘上升沿將被測(cè)信號(hào)存儲(chǔ)到緩存如果沒(méi)有分配采樣時(shí)鐘，軟件自動(dòng)產(chǎn)生一個(gè)外部引腳名auto_stp_external_clockELA建議此外部信號(hào)連接到專(zhuān)用時(shí)鐘腳上(用PinPlanner分配)82指定采樣深度和RAM類(lèi)型采樣深度設(shè)置每個(gè)信號(hào)的采樣點(diǎn)數(shù)0to128K采樣深度SignalTapII所能顯示的被測(cè)信號(hào)波形的時(shí)間長(zhǎng)度為T(mén)x，計(jì)算公式如下：Tx=N×TsN為緩存中存儲(chǔ)的采樣點(diǎn)數(shù)，Ts為采樣時(shí)鐘的周期選擇RAM類(lèi)型選擇適當(dāng)?shù)腞AM有利于節(jié)省RAM資源83數(shù)據(jù)獲取模式環(huán)形存儲(chǔ)指定trigger位置Pre(12%beforetrigger,88%after)Center(50%before,50%after)Post(88%before,12%after)Continuous分段存儲(chǔ)將整個(gè)緩存分成多個(gè)片段(segment)，每當(dāng)觸發(fā)條件滿(mǎn)足時(shí)就捕獲一段數(shù)據(jù)。