第四章-組合邏輯課件

第四章組合邏輯4.1概述邏輯電路在數(shù)字電路中，如一個電路的任一時刻的輸出狀態(tài)只取決于同時刻輸入狀態(tài)的組合，而與電路的原有狀態(tài)沒有關(guān)系。組合邏輯電路時序邏輯電路輸出僅與當時的輸入有關(guān)，而與過去的輸入無關(guān)即無記憶功能。組合邏輯電路……x1x2xnZ1Z2Zn7/26/202314.2.1 組合邏輯電路的分析方法1、組合邏輯電路的分析步驟電路結(jié)構(gòu)輸入輸出之間的邏輯關(guān)系（1）根據(jù)已知邏輯電路圖寫出邏輯表達式并化簡；（2）根據(jù)表達式列出真值表；（3）由真值表概括出關(guān)于命題的文字描述，指出其邏輯功能。7/26/20232例4.2.1：組合電路如圖所示，分析該電路的邏輯功能。解：（1）由邏輯圖逐級寫出邏輯表達式。為了寫表達式方便，借助中間變量P。（2）化簡與變換：（3）由表達式列出真值表（4）分析邏輯功能：當A、B、C三個變量不一致時，電路輸出為“1”，所以這個電路稱為“不一致電路”。7/26/202334.2.2組合邏輯電路的設計方法設計過程的基本步驟：（1）分析設計要求，列出真值表；（2）根據(jù)真值表寫出輸出邏輯函數(shù)；（3）將輸出邏輯函數(shù)進行化簡；（4）根據(jù)最簡邏輯函數(shù)表達式畫邏輯圖。7/26/20234解：（1）列真值表：（2）由真值表寫出邏輯表達式：例2：設計一個三人表決電路，結(jié)果按“少數(shù)服從多數(shù)”的原則決定（3）化簡。得最簡與—或表達式：（4）畫出邏輯圖。如果，要求用與非門實現(xiàn)該邏輯電路，就應將表達式轉(zhuǎn)換成與非—與非表達式：

畫出邏輯圖如圖所示。7/26/20235例3：設計一個電話機信號控制電路。電路有I0（火警）、I1（盜警）和I2（日常業(yè)務）三種輸入信號，通過排隊電路分別從L0、L1、L2輸出，在同一時間只能有一個信號通過。如果同時有兩個以上信號出現(xiàn)時，應首先接通火警信號，其次為盜警信號，最后是日常業(yè)務信號。試按照上述輕重緩急設計該信號控制電路。要求用集成門電路7400（每片含4個2輸入端與非門）實現(xiàn)解：（1）列真值表：（2）由真值表寫出各輸出的邏輯表達式：（3）根據(jù)要求，將上式轉(zhuǎn)換為與非表達式：（4）畫出邏輯圖。7/26/20236例4：設計一個將余3碼變換成8421BCD碼的組合邏輯電路。解：（1）根據(jù)題目要求，列出真值表：7/26/20237（2）用卡諾圖進行化簡。（注意利用無關(guān)項）7/26/20238化簡后得到的邏輯表達式為：7/26/20239（3）由邏輯表達式畫出邏輯圖。7/26/202310例5：在一個激光射擊游戲中，允許射手在規(guī)定的時間內(nèi)打三槍：這三槍必須一槍打飛機，一槍打坦克，一槍打汽車。獲獎條件是：命中不少于兩槍，且其中必須有一槍命中的是飛機。試用與非門設計判別獲獎的電路。單輸出組合邏輯電路的設計解（1）定義輸入、輸出變量，邏輯賦值，建立真值表。設輸入變量：

A：打飛機，A=1表示打中，A=0表示未打中；

B：打坦克，B=1表示打中，B=0表示未打中；

C：打汽車，C=1表示打中，C=0表示未打中；

F：輸出變量，F(xiàn)=1表示得獎，F(xiàn)=0表示未得獎；7/26/202311現(xiàn)用卡諾圖化簡ABCF0000001001000110100010111101111100000111根據(jù)真值表求輸出函數(shù)的最簡與或邏輯表達式。F=ABC+ABC+ABC將與或邏輯式轉(zhuǎn)換為與非-與非邏輯表達式：F的最簡表達式為：F=AB+AC（3）畫邏輯圖A&B&C&F7/26/202312例6：在大城市為緩解交通擁擠，常對某些重要街道，規(guī)定汽車牌照的單雙號與單雙日吻合者方能行駛。試采用與非門設計判別汽車能否行駛的組合邏輯電路。解：（1）分析邏輯命題，建立真值表汽車牌號是十進制數(shù)，必須將十進制數(shù)變成數(shù)字系統(tǒng)能識別的二進制代碼，現(xiàn)將汽車牌號的最末一位用8421BCD碼表示。令輸入變量為X8X4X2X1，輸入函數(shù)為F。設F=1為單日行駛的單號汽車，F(xiàn)=0為雙號行駛的雙號汽車。7/26/202313X8X4X2X1F000000001100100001110100001011011000111110000100111010x1011x1100x1101x1110x1111xNO.1這六種取值是8421BCD碼中的“偽碼”。因而這六項應是無關(guān)項，對應F值欄下填X。7/26/202314NO.2（2）由卡諾圖求出輸出的最簡與或表達式：F=X1XX10XXXX01100110X8X4X2X17/26/202315NO.3（3）畫邏輯圖&X1&F7/26/202316（4）討論，在上述化簡時，將無關(guān)項m11,m13,m15均作1使用，顯然當輸入8421BCD“偽碼“時，F(xiàn)=1，把這種方法設計的電路叫做”不拒絕”偽碼“電路。如果在設計時，把無關(guān)項均作為”0“來對待，便得到”拒絕偽碼“輸入的電路。如按圖所示卡諾圖化簡，則得：XX10XXXX01100110X8X4X2X17/26/202317&F&&邏輯圖如下圖所示：7/26/202318多輸出組合邏輯電路的設計11111F11

11F21111

F37/26/2023191

1

1

111

1

1111

雖然每個函數(shù)不最簡，但全盤考慮后將減少門的個數(shù)。7/26/202320多位加法器4.3常用組合邏輯電路4.3.1算術(shù)運算電路1、加法器半加器全加器只考慮本位兩個一位二進制數(shù)相加，而不考慮來自低位進位數(shù)相加的運算電路。一般，我們用A、B表示加數(shù)，S表示本位和，C表示進位。當兩個1位二進制數(shù)相加時，運算形式表示為：0+0=0…進位數(shù)為0，本位和為0；1+0=1…進位數(shù)為0，本位和為1；0+1=1…進位數(shù)為0，本位和為1；1+1=0…進位數(shù)為1，本位和為0；結(jié)論：半加器只有兩個1位二進制數(shù)相加；沒有來自低位的進位數(shù)進行相加；相加的結(jié)果只有兩個，一個是本位和，另一個是進位數(shù)；半加器只有兩個輸入端和兩個輸出端7/26/202321例4.3.1試用門電路設計一個半加器解：（1）分析設計要求，列出真值表（2）根據(jù)真值表寫出輸出邏輯函數(shù)表達式7/26/202322（3）畫邏輯圖ABCS&=17/26/202323如果想用與非門組成半加器，則將上式用代數(shù)法變換成與非形式：由此畫出用與非門組成的半加器。半加器邏輯符號7/26/202324全加器能同時進行本位數(shù)和相鄰低位的進位信號的加法運算。第第第第4321位位位位10110111+11110010……………………ABCS從第二位開始考慮從低位的進位數(shù)相加相加結(jié)果：一個是本位和，一個是進位數(shù)結(jié)論：全加器有三個輸入端；兩個輸出端。7/26/202325例4.3.2試用門電路設計一個1位全加器解：（1）分析設計要求，列出真值表輸入輸出AiBiCi-1SiCi00001111001100110101010101101001000101117/26/202326(2)根據(jù)真值表，寫出邏輯函數(shù)表達式并化簡（3）據(jù)邏輯表達式畫出全加器的邏輯電路圖：全加器邏輯符號7/26/202327多位數(shù)加法器實現(xiàn)多位二進制數(shù)加法運算的電路相加方式串行進位加法器超前進位加法器7/26/202328串行進位加法器由多個全加器串聯(lián)完成4位串行進位加法器由4個全加器組成；最低位的進位輸入端Ci-1與地相連；低位的全加器進位輸出端Ci和相鄰高位全加器的進位輸入端Ci-1相連；缺點：每位全加器相加的結(jié)果必須等到低位產(chǎn)和的進位信號輸入后才能產(chǎn)生。運行速度慢。優(yōu)點：電路設計較簡單7/26/202329超前進位加法器電路進行二進制加法運算時，通過快速進位電路同時產(chǎn)生除最低位全加器外的其余所有全加器的進位信號，無需再由低位到高位逐位傳遞進位信號。優(yōu)點：消除了串行進位加法器逐位傳遞進位信號的時間，提高了加法器的運算速度。7/26/202330超前進位信號產(chǎn)生的原理明確一點：加到第i位的進位輸入信號是這兩個加數(shù)第i位以前各位狀態(tài)的函數(shù)，即第i位的輸入信號（CI）i一定能由Ai-1，Ai-2…A0和Bi-1，Bi-2…B0唯一的確定。輸入輸出AiBiCiSiCO00001111001100110101010101101001000101117/26/202331分析全加器的真值表找產(chǎn)生進位輸出兩種信號情況：AB=1（CO）=1A+B=1且（CI）=1（CO）=1第i位相加產(chǎn)生的進位輸出（CO）i=AiBi+(Ai+Bi)(CI)i定義：AiBi=Gi、(Ai+Bi)=Pi（CO）i=Gi+Pi(CI)i展開（Co）i=Gi+Pi[Gi-1+Pi-1(CI)I-1]=Gi+PiGi-1+PiPi-1Gi-2+…+PiPi-1…

G0+PiPi-1…P0C0]7/26/202332從全加器的真值表中得到：變成異或式：課后請同學們自己畫邏輯功能圖運算速度加快以電路的復雜度增加為代價！7/26/202333CT74LS283超前加法器邏輯功能示意圖A0A1A2A3B0B1B2B3CIS0S1S2S3CO加數(shù)加數(shù)和相鄰低位進位進位輸出7/26/202334例4.3.3試用4位加法器CT74LS283設計一個將8421BCD碼轉(zhuǎn)換為余3碼輸出的電路。解：由于余3碼等于8421BCD碼加0011，如取輸入A3A2A1A0為8421BCD碼，

B3B2B1B0=0011，

進位輸入CI=0，

輸出S3S2S1S0為余3碼時，則余3碼為S3S2S1S0=8421BCD碼+00117/26/202335A0A1A2A3B0B1B2B3CIS0S1S2S3CO8421BCD碼余3碼18421BCD碼轉(zhuǎn)換為余3碼的電路7/26/202336例4.3.4用全加器實現(xiàn)二進制數(shù)的加減法電路A0A1A2A3B0B1B2B3CIS0S1S2S3CO=1=1=1=1a0a1a2a3b0b1b2b3MM=0:加法運算M=1:減法運算7/26/2023374.4編碼器編碼——為了區(qū)分一系列不同事物，將其中的每個事物用一個二值代碼表示編碼器功能就是把輸入的每一個高低電平信號編成一個對應的二進制代碼。分類普通編碼器優(yōu)先編碼器任何時刻只允許輸入一個編碼信號，否則輸出將發(fā)生混亂。允許同時輸入兩個以上的編碼信號。7/26/202338普通編碼器舉例（8線-3線）8線-3線編碼器I0I1I2I3I4I5I6I7Y2Y1Y0輸入為8個電平信號；輸出為3位二進制代碼；7/26/202339輸入輸出I0I1I2I3I4I5I6I7Y2Y1Y010000000010000000010000000010000000010000000010000000010000000010000010100111001011101113位二進制編碼器的真值表7/26/202340根據(jù)真值表寫出邏輯表達式（同學們自己寫）根據(jù)相關(guān)約束項寫出最簡式：畫出邏輯電路7/26/202341優(yōu)先編碼器定義：能識別服務請求信號的優(yōu)先級別，并進行編碼的邏輯電路稱為優(yōu)先編碼器。（只對優(yōu)先權(quán)最高的一個進行編碼）輸入編碼信號級別的高低，是由設計者根據(jù)實際工作需要事先安排的。7/26/202342集成優(yōu)先編碼器舉例——74LS148（8線-3線）G1G2G37/26/202343如果不考慮由門G1G2G3構(gòu)成的附加控制電路，則編碼器由虛線部分構(gòu)成。得到輸出邏輯式：7/26/202344為了擴展電路的功能和增加使用的靈活性，在74LS148的邏輯電路中附加了由門G1G2G3構(gòu)成的控制電路。注意：EI為使能輸入端，也為選用輸入端，(低電平有效)當EI為高電平時，所有的輸入端均被封所在高電平；EO為使能輸出端(低電平有效)GS為優(yōu)先編碼工作標志(低電平有效)該電路為反碼輸出7/26/202345先通輸出端EO和擴展端GS用于擴展編碼功能，由圖可得：只有當所有的編碼輸入端都是高電平（即無編碼輸入），且EI=0時，EO才是低電平。表示“電路工作，但無編碼輸入”。只要任何一個編碼輸入端有低電平信號輸入，且EI=0，GS即為低電平。此時表示“電路工作，而且有編碼輸入”。7/26/202346根據(jù)上幾式分析，可得到下功能表：輸入和輸出均以低電平有效！7/26/202347常用的譯碼器種類：二進制譯碼器二-十進制譯碼器顯示譯碼器

邏輯功能是將每個輸入的二進制代碼譯成對應的輸出高、低電平信號。譯碼是編碼的反操作。譯碼器7/26/2023483線-8線編碼器I0I1I2I3I4I5I6I7Y2Y1Y0二進制譯碼器輸入是一組二進制代碼，輸出是一組與輸入代碼一一對應的高低電平信號。3位二進制譯碼器框圖輸入的3位二進制代碼共有8種狀態(tài)；譯碼器將每個輸入代碼譯成對應的一根輸出線上的高低電平信號；7/26/20234974LS138用TTL與非門組成的3-8線譯碼器GSG3G2G1G0G4G7G6G57/26/202350當附加門GS輸出為高電平時，可由邏輯圖寫出：輸出變量又是輸入變量的全部最小項的譯碼輸出，所以稱其為最小項譯碼器。7/26/202351這3個控制端也叫做“片選”輸入端，利用片選的作用可以將多片連接起來以擴展譯碼器的功能。74LS138有3個附加的控制端G1、G2A、G2B。當G1=1、G2A+G2B=0時，GS輸出為高電平，譯碼器處于工作狀態(tài)，否則譯碼器被禁止，所有的輸出端被封鎖在高電平。7/26/202352帶控制輸入端的譯碼器又是一個完整的數(shù)據(jù)分配器若把G1作為“數(shù)據(jù)”輸入端（同時令G2A和G2B為0）而將A2A1A0作為“地址”輸入端，那么從G1送來的數(shù)據(jù)只能通過由A2A1A0所指定的一根輸出線送出去。輸入輸出G1G2A+G2BA2A1A0Y0Y1Y2Y3Y4Y5Y6Y70X11111111X100000000XXXXXX0000010100111001011101111111111111111111011111111011111111011111111011111111101111111101111111107/26/202353二進-十進制譯碼器8421BCD譯碼器7442功能：將輸入的BCD碼的10個代碼譯成10個高低電平輸出信號。7/26/202354對于BCD代碼以外的偽碼均無低電平信號產(chǎn)生，譯碼器拒絕“翻譯”，所以這個電路結(jié)構(gòu)具有拒絕偽碼功能。7/26/202355數(shù)字顯示譯碼器在數(shù)字系統(tǒng)中，常需要將運算結(jié)果用人們習慣的十進制顯示出來，這就要用到顯示譯碼器。二-十進制編碼顯示譯碼器顯示器件7/26/202356數(shù)字顯示譯碼器目的以十進制數(shù)碼顯示數(shù)字系統(tǒng)的運行數(shù)據(jù)。七段數(shù)碼管字符顯示器由七段可發(fā)光的線段找合而成。常見種類半導體數(shù)碼管和液晶顯示器兩種。7/26/202357半導體數(shù)碼管外形圖和等效電路7/26/202358按內(nèi)部連接方式不同，七段數(shù)字顯示器分為

共陽極和共陰極兩種。小數(shù)點abcdefgabcde=0f=0g共陰極e=0f=0共陽極低有效高有效7/26/202359七段顯示譯碼器的設計顯示譯碼器abcdefgabcdefgA3A2A1A0R7/26/202360今以A3A2A1A0表示顯示譯碼器的BCD代碼，以Ya—Yg表示輸出的7位二進制代碼，規(guī)定用1表示數(shù)碼管中線段的點亮狀態(tài)，用0表示線段的熄滅狀態(tài)；規(guī)定了輸入為1010—1111這六個狀態(tài)下顯示的字形；規(guī)定：7/26/202361七段譯碼器的真值表7/26/2023627448的邏輯功能：（1）正常譯碼顯示。LT=1，BI/RBO=1時，對輸入為十進制數(shù)l～15的二進制碼（0001～1111）進行譯碼，產(chǎn)生對應的七段顯示碼。（2）滅零。當LT=1，而輸入為0的二進制碼0000時，只有當RBI=1時，才產(chǎn)生0的七段顯示碼,如果此時輸入RBI=0，則譯碼器的a～g輸出全0，使顯示器全滅；所以RBI稱為滅零輸入端。（3）試燈。當LT=0時，無論輸入怎樣，a～g輸出全1，數(shù)碼管七段全亮。由此可以檢測顯示器七個發(fā)光段的好壞。LT稱為試燈輸入端。（4）特殊控制端BI/RBO。BI/RBO可以作輸入端，也可以作輸出端。作輸入使用時，如果BI=0時，不管其他輸入端為何值，a～g均輸出0，顯示器全滅。因此BI稱為滅燈輸入端。作輸出端使用時，受控于RBI。當RBI=0，輸入為0的二進制碼0000時，RBO=0，用以指示該片正處于滅零狀態(tài)。所以，RBO

又稱為滅零輸出端。七段譯碼器的真值表七段譯碼器的真值表七段譯碼器的真值表七段譯碼器的真值表7/26/2023635、用譯碼器設計組合邏輯電路例：試用3線/8線譯碼器實現(xiàn)邏輯函數(shù)：解：3線/8線譯碼器ABCA2A1A0Y0Y1Y2Y3Y4Y5Y6Y7分析：3線/8線譯碼器高電平有效；3線/8線譯碼器ABCA2A1A0Y0Y1Y2Y3Y4Y5Y6Y7≥1F7/26/202364用74138譯碼器實現(xiàn)邏輯函數(shù)：解：分析：74LS138低電平有效；74LS138ABC174LS138ABC1&F7/26/2023651、首先將被實現(xiàn)的函數(shù)變成以最小項表示的與或表達式。并將被實現(xiàn)函數(shù)的變量接到譯碼器的代碼輸入端。用譯碼器實現(xiàn)邏輯函數(shù)的方法：2、當譯碼器的輸出為高電平有效時，選用或門；當輸出為低電平有效時，選用與非門。3、將譯碼器輸出與邏輯函數(shù)F所具有的最小項相對應的所有輸出端連接到一個或門（或者與非門）的輸入端，則或門（或者與非門）的輸出就是被實現(xiàn)的邏輯函數(shù)。7/26/202366例1：利用74LS138及一些門電路，設計一個多路輸出的組合邏輯電路。輸出的邏輯表達式為解：首先將所給函數(shù)化為最小項標準表達式：7/26/202367由于74LS138的輸出為低電平有效，故應選擇與非門作輸出門。將邏輯函數(shù)的變量A、B、C分別加到74LS138譯碼器的輸入端A2、A1、A0，并將譯碼器輸出與邏輯函數(shù)F1、F2、F3、F4中分別具有的最小項對應的所有輸出端，連接到一個與非門的輸入端，則各個與非門的輸出就可實現(xiàn)邏輯函數(shù)F1、F2、F3、F4。7/26/20236874LS138ABC1&F1&F2&F3&F4用74LS138譯碼器實現(xiàn)邏輯函數(shù)7/26/202369數(shù)據(jù)選擇器當A1A0取不同的代碼時，開關(guān)打向不同的位置，選擇不同的數(shù)據(jù)。A1A0Y=00=01=10=11數(shù)據(jù)選擇器示意圖7/26/202370例：四選一數(shù)據(jù)選擇器根據(jù)功能表，可寫出輸出邏輯表達式：7/26/202371由邏輯表達式畫出邏輯圖：7/26/202372如果一個MUX的選通變量個數(shù)為n，對這個2n選1MUX的輸出F可寫出：數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)的理論根據(jù)及方法7/26/202373例：用四選一數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)：四選一邏輯符號FMUXY7/26/202374用MUX實現(xiàn)邏輯函數(shù)時，應將函數(shù)的變量接到MUX的選通變量端，如果函數(shù)的變量個數(shù)為K，MUX的選通變量個數(shù)為n，可能有以下幾種情況產(chǎn)生，即K=n,K>n,K<n三種情表。下面分別討論。（1）如果邏輯函數(shù)的變量個數(shù)與MUX選擇變量數(shù)目相等，即K=n,則邏輯函數(shù)的最小項數(shù)目就同MUX數(shù)據(jù)輸入端的數(shù)目一樣。這樣便可直接用MUX實現(xiàn)組合邏輯函數(shù)。首先將邏輯函數(shù)的輸入變量按次序接至MUX的選擇變量端，于是邏輯函數(shù)的最小項便同MUX的輸入端一一對應了。如果邏輯函數(shù)包含某些最小項，便把與它們對應的MUX的數(shù)據(jù)輸入端接1，否則接0。7/26/202375例：用8選1MUX實現(xiàn)函數(shù)：F7/26/202376（2）當邏輯函數(shù)的變量數(shù)目多于MUX的選擇變量數(shù)目，即K>n時，應分離出多余的變量，將其余下的變量和MUX的選擇變量端一一對應連接，而將分離出來的變量按一定的規(guī)則接到MUX的數(shù)據(jù)輸入端。7/26/202377例：用4選1實現(xiàn)函數(shù)FMUXK=3,n=27/26/202378K=3,n=1用2選1MUX實現(xiàn)數(shù)據(jù)選擇器F1A=17/26/202379（3）當邏輯函數(shù)的變量數(shù)目少于MUX的選擇變量數(shù)目，即K<n時，應將MUX的多余選擇端接邏輯“1”或接邏輯“0”由原來的2n選1MUX變?yōu)?n-1選1MUX使用。7/26/202380用8選1MUX實現(xiàn)函數(shù)K=2,n=3