百秒內(nèi)任意設(shè)置倒計(jì)時秒表Verilog編程basys2開發(fā)板_第1頁
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本文格式為Word版,下載可任意編輯——百秒內(nèi)任意設(shè)置倒計(jì)時秒表,Verilog編程,basys2開發(fā)板DDPP課程設(shè)計(jì)

0~99秒可設(shè)置倒計(jì)時器的簡單設(shè)計(jì)與實(shí)現(xiàn)

本設(shè)計(jì)基于XilinxISEDesignSuite13.2軟件開發(fā)平臺和其綜合工具進(jìn)行0~99秒可設(shè)置倒計(jì)時器數(shù)字電路的功能設(shè)計(jì),在FPGABSSYS2開發(fā)板上來完成設(shè)計(jì)的測試和實(shí)現(xiàn)。I、總體RTLSCHEMATIC:

端口說明:

CLK_IN為50MHZ時鐘輸入;PAUSE計(jì)時暫停;RESET計(jì)時重置;

S1,S0為重置時設(shè)置的倒計(jì)時的高位和次高位的起始值;

QA_OUT連接到數(shù)碼管陽極;

QC_OUT連接到八段數(shù)碼管(含小數(shù)點(diǎn))陰極;

圖1RTLSCHEMATIC整體圖

圖2RTLSCHEMATIC細(xì)節(jié)圖

II、源程序

1)主模塊頂層程序top.v:

moduletop(CLK_IN,RESET,PAUSE,S1,S0,QC_OUT,QA_OUT);inputCLK_IN,RESET,PAUSE;input[3:0]S1,S0;

output[7:0]QC_OUT;output[3:0]QA_OUT;wireCLK_OUT;wireCLK2_OUT;

wire[3:0]Q1,Q2,Q3,Q4;

wire[7:0]Q1_OUT,Q2_OUT,Q3_OUT,Q4_OUT;fredivf1(CLK_OUT,CLK2_OUT,CLK_IN);

source_counter_1c1(Q1,Q2,Q3,Q4,CLK_OUT,RESET,PAUSE,S1,S0);displayd1(Q1_OUT,Q1);display2d2(Q2_OUT,Q2);displayd3(Q3_OUT,Q3);displayd4(Q4_OUT,Q4);

coordinationo1(QC_OUT,QA_OUT,Q1_OUT,Q2_OUT,Q3_OUT,Q4_OUT,CLK2_OUT);endmodule

2)分模塊具體程序1、分頻模塊frediv.v

modulefrediv(CLK_OUT,CLK2_OUT,CLK_IN);outputCLK_OUT,CLK2_OUT;inputCLK_IN;//50MHZ輸入reg[18:0]cn;//19位計(jì)數(shù)器wireCLK_OUT;wireCLK2_OUT;initialbegincn=0;end

always@(posedgeCLK_IN)beginif(cn==499999)begincnNET\NET\NET\NET\NET\NET\NET\NET\NET\NET\NET\NET\NET\NET\NET\NET\

NET\NET\NET\NET\NET\NET\NET\NET\#PlanAheadGeneratedphysicalconstraintsNET\

#PlanAheadGeneratedIOconstraints

NET\

IV、程序仿真

測試文件test_top.vmoduletest_top;regCLK_IN;regRESET;regPAUSE;reg[3:0]S1;reg[3:0]S0;wire[7:0]QC_OUT;wire[3:0]QA_OUT;topuut(.CLK_IN(CLK_IN),.RESET(RESET),.PAUSE(PAUSE),.S1(S1),

.S0(S0),.QC_OUT(QC_OUT),.QA_OUT(QA_OUT));

parameterPERIOD=20;initialbegin

CLK_IN=1'b0;#10;forever

#(PERIOD/2)CLK_IN=~CLK_IN;endinitialbeginRESET=0;PAUSE=0;S1=4'd0;S0=4'd0;#100;S1=4'd2;S0=4'd4;#100;S1=4'd4;S0=4'd2;#100;RESET=1;#100;RESET=0;#10

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