有限狀態(tài)機(jī)課件

EDA技術(shù)實(shí)用教程第8章有限狀態(tài)機(jī)什么是狀態(tài)機(jī)？狀態(tài)機(jī)不僅僅是一種時(shí)序電路設(shè)計(jì)工具，它更是一種思想方法狀態(tài)機(jī)簡(jiǎn)介:時(shí)序電路的輸出(outputs)不僅與周?chē)h(huán)境接收到的輸入值(inputs)有關(guān)，而且與過(guò)去的結(jié)果（即存儲(chǔ)元件中現(xiàn)在的狀態(tài)）有關(guān)。

Combinational

Circuit

（組合邏輯電路）

Flip-flops

（記憶元件）

inputs

outputs

Nextstate

present

state

clocksignal

什么是狀態(tài)機(jī)？為什么要使用狀態(tài)機(jī)？控制靈活結(jié)構(gòu)模式相對(duì)簡(jiǎn)單性能良好的同步時(shí)序邏輯什么是有限狀態(tài)機(jī)？FSM（FiniteStateMachine）有限狀態(tài)機(jī)一旦定義，那么它在每一個(gè)狀態(tài)對(duì)每一個(gè)消息的反應(yīng)都固定了。無(wú)限狀態(tài)機(jī)就是一個(gè)給定的儲(chǔ)存狀態(tài)的庫(kù)，不過(guò)可以?xún)?chǔ)存所有你想要的狀態(tài)。也就是說(shuō)狀態(tài)可以改變。時(shí)序進(jìn)程組合進(jìn)程有限狀態(tài)機(jī)的一般結(jié)構(gòu)輸出僅為當(dāng)前狀態(tài)的函數(shù),輸入發(fā)生變化時(shí)，必須到下一時(shí)鐘，輸出才發(fā)生變化.MooreFSM仿真波形使用Verilog描述狀態(tài)機(jī)需要注意的問(wèn)題建議使用case語(yǔ)句來(lái)描述狀態(tài)機(jī)模型在有缺省狀態(tài)時(shí)，要寫(xiě)上case語(yǔ)句的最后一個(gè)分支：default為狀態(tài)機(jī)設(shè)置同步或異步復(fù)位兩段式FSM描述方法雖然有很多好處，但是它有一個(gè)明顯的弱點(diǎn)就是其輸出一般使用組合邏輯描述，而組合邏輯易產(chǎn)生毛刺等不穩(wěn)定因素，并且在FPGA/CPLD等邏輯器件中過(guò)多的組合邏輯會(huì)影響實(shí)現(xiàn)的速率（這點(diǎn)與ASIC設(shè)計(jì)不同）。所以在兩段式FSM描述方法中，如果時(shí)序允許插入一個(gè)額外的時(shí)鐘節(jié)拍，則盡量在在后級(jí)電路對(duì)FSM的組合邏輯輸出用寄存器寄存一個(gè)節(jié)拍，則可以有效地消除毛刺。但是很多情況下，設(shè)計(jì)并不允許額外的節(jié)拍插入（Latency），此時(shí)，解決之道就是采用3段式FSM描述方法。三段式描述方法與兩段式描述方法相比，關(guān)鍵在于使用同步時(shí)序邏輯寄存FSM的輸出。一段式描述方法將狀態(tài)轉(zhuǎn)移判斷的組合邏輯和狀態(tài)寄存器轉(zhuǎn)移的時(shí)序邏輯混寫(xiě)在同一個(gè)always模塊中，不符合將時(shí)序和組合邏輯分開(kāi)描述的CodingStyle（代碼風(fēng)格），而且在描述當(dāng)前狀態(tài)時(shí)要考慮下個(gè)狀態(tài)的輸出，整個(gè)代碼不清晰，不利于維護(hù)修改，并且不利于附加約束，不利于綜合器和布局布線(xiàn)器對(duì)設(shè)計(jì)的優(yōu)化。兩段式寫(xiě)法是推薦的FSM描述方法之一，在此我們仔細(xì)討論一下代碼結(jié)構(gòu)。兩段式FSM的核心就是：一個(gè)always模塊采用同步時(shí)序描述狀態(tài)轉(zhuǎn)移；另一個(gè)模塊采用組合邏輯判斷狀態(tài)轉(zhuǎn)移條件，描述狀態(tài)轉(zhuǎn)移規(guī)律。那么怎樣采用三段式描述方法？有限狀態(tài)機(jī)MOORE機(jī)MEALY機(jī)MooreFSMOutputIsaFunctionofaPresentStateOnly輸出僅為當(dāng)前狀態(tài)的函數(shù)PresentState

RegisterNextStatefunctionOutputfunctionInputsPresentStateNextStateOutputsclockreset輸入發(fā)生變化時(shí)，必須到下一時(shí)鐘，輸出才發(fā)生變化Y=F[Q]

modulemealy1(clk,din1,din2,rst,q);inputclk,din1,din2,rst;output[4:0]q;reg[4:0]q;reg[4:0]pst;parameterst0=0,st1=1,st2=2,st3=3,st4=4;always@(posedgeclkorposedgerst)beginif(rst)pst<=st0;elsebegincase(pst)st0:if(din1==1'b1)pst<=st1;elsepst<=st0;st1:if(din1==1'b1)pst<=st2;elsepst<=st1;st2:if(din1==1'b1)pst<=st3;elsepst<=st2;st3:if(din1==1'b1)pst<=st4;elsepst<=st3;st4:if(din1==1'b0)pst<=st0;elsepst<=st4;default:pst<=st0;endcaseendendalways@(pstordin2)begincase(pst)st0:if(din2==1'b1)q<=5'h10;elseq<=5'h0a;st1:if(din2==1'b0)q<=5'h17;elseq<=5'h14;st2:if(din2==1'b1)q<=5'h15;elseq<=5'h13;st3:if(din2==1'b0)q<=5'h1b;elseq<=5'h09;st4:if(din2==1'b1)q<=5'h1d;elseq<=5'h0d;default:q<=5'h0;endcaseendendmoduleinput=0input=0input=1st0st1rst=1st2st301010st410011當(dāng)輸入信號(hào)或狀態(tài)發(fā)生變化，輸出信號(hào)即刻發(fā)生變化。modulemealy2(clk,din1,din2,rst,q);inputclk,din1,din2,rst;output[4:0]q;reg[4:0]q;reg[4:0]pst;parameterst0=0,st1=1,st2=2,st3=3,st4=4;always@(posedgeclkorposedgerst)beginif(rst)pst<=st0;elsebegincase(pst)st0:beginbeginif(din2==1'b1)q<=5'h10;elseq<=5'h0a;endbeginif(din1==1'b1)pst<=st1;elsepst<=st0;endendst1:beginbeginif(din2==1'b0)q<=5'h17;elseq<=5'h14;endbeginif(din1==1'b1)pst<=st2;elsepst<=st1;endendst2:beginbeginif(din2==1'b1)q<=5'h15;elseq<=5'h13;endbeginif(din1==1'b1)pst<=st3;elsepst<=st2;endendst3:beginbeginif(din2==1'b1)q<=5'h1b;elseq<=5'h09;endbeginif(din1==1'b1)pst<=st4;elsepst<=st3;endendst4:beginbeginif(din2==1'b1)q<=5'h1d;elseq<=5'h0d;endbeginif(din1==1'b1)pst<=st0;elsepst<=st4;endenddefault:beginpst<=st0;q<=5'h0;endendcaseendendendmodulemodulemealy1(clk,din1,din2,rst,q);inputclk,din1,din2,rst;output[4:0]q;reg[4:0]q;reg[4:0]pst;parameterst0=0,st1=1,st2=2,st3=3,st4=4;always@(posedgeclkorposedgerst)beginif(rst)pst<=st0;elsebegincase(pst)st0:if(din1==1'b1)pst<=st1;elsepst<=st0;st1:if(din1==1'b1)pst<=st2;elsepst<=st1;st2:if(din1==1'b1)pst<=st3;elsepst<=st2;st3:if(din1==1'b1)pst<=st4;elsepst<=st3;st4:if(din1==1'b0)pst<=st0;elsepst<=st4;default:pst<=st0;endcaseendendalways@(pstordin2)begincase(pst)st0:if(din2==1'b1)q<=5'h10;elseq<=5'h0a;st1:if(din2==1'b0)q<=5'h17;elseq<=5'h14;st2:if(din2==1'b1)q<=5'h15;elseq<=5'h13;st3:if(din2==1'b0)q<=5'h1b;elseq<=5'h09;st4:if(din2==1'b1)q<=5'h1d;elseq<=5'h0d;default:q<=5'h0;endcaseendendmodule狀態(tài)A方向（紅綠黃）B方向（紅綠黃）S0010100S1001100S2100010S3100001交通燈的全部狀態(tài)及輸出：S0————010100S1————001100S3————100001S2————100010modulejtd(clk,rst,out);inputclk,rst;output[5:0]out;parameters0=0,s1=1,s2=2,s3=3;reg[5:0]c_state,next_state,out;always@(posedgeclk,posedgerst)beginif(rst)c_state<=s0;elsec_state<=next_state;endalways@(c_state)begincase(c_state)s0:beginnext_state<=s1;out<=6'b010100;ends1:beginnext_state<=s2;out<=6'b001100;ends2:beginnext_state<=s3;out<=6'b100010;ends3:beginnext_state<=s0;out<=6'b100001;endendcaseendendmodule其中CLK的時(shí)鐘周期應(yīng)該是10S擴(kuò)充功能：實(shí)現(xiàn)10秒倒計(jì)時(shí)，在數(shù)碼管上顯示。當(dāng)數(shù)碼管從9－0時(shí)，紅綠燈狀態(tài)轉(zhuǎn)換。如何實(shí)現(xiàn)10秒倒計(jì)時(shí)？思路...1.先將40MHz的CLK分頻至1Hz2.計(jì)數(shù)10次3.顯示譯碼3.顯示譯碼alwa