精選第1章+集成電路制造工藝

第一章集成電路制造工藝

集成電路〔IntegratedCircuit〕制造工藝是集成電路實(shí)現(xiàn)的手段，也是集成電路設(shè)計(jì)的基礎(chǔ)。3/14/202311.無生產(chǎn)線集成電路設(shè)計(jì)技術(shù)隨著集成電路開展的過程，其開展的總趨勢(shì)是革新工藝、提高集成度和速度。設(shè)計(jì)工作由有生產(chǎn)線集成電路設(shè)計(jì)到無生產(chǎn)線集成電路設(shè)計(jì)的開展過程。無生產(chǎn)線〔Fabless〕集成電路設(shè)計(jì)公司。如有200多家、臺(tái)灣有100多家這樣的設(shè)計(jì)公司。

引言3/14/2023韓良22.代客戶加工〔代工〕方式芯片設(shè)計(jì)單位和工藝制造單位的別離，即芯片設(shè)計(jì)單位可以不擁有生產(chǎn)線而存在和開展，而芯片制造單位致力于工藝實(shí)現(xiàn)，即代客戶加工〔簡(jiǎn)稱代工〕方式。代工方式已成為集成電路技術(shù)開展的一個(gè)重要特征。

引言3/14/2023韓良33.PDK文件首先，代工單位將經(jīng)過前期開發(fā)確定的一套工藝設(shè)計(jì)文件PDK〔PocessDesignKits〕通過因特網(wǎng)傳送給設(shè)計(jì)單位。PDK文件包括：工藝電路模擬用的器件的SPICE參數(shù)，幅員設(shè)計(jì)用的層次定義，設(shè)計(jì)規(guī)則，晶體管、電阻、電容等元件和通孔〔VIA〕、焊盤等基本結(jié)構(gòu)的幅員，與設(shè)計(jì)工具關(guān)聯(lián)的設(shè)計(jì)規(guī)則檢查〔DRC〕、參數(shù)提取〔EXT〕和幅員電路對(duì)照〔LVS〕用的文件。

引言3/14/2023韓良44.電路設(shè)計(jì)和電路仿真設(shè)計(jì)單位根據(jù)研究工程提出的技術(shù)指標(biāo)，在自己掌握的電路與系統(tǒng)知識(shí)的基礎(chǔ)上，利用PDK提供的工藝數(shù)據(jù)和CAD/EDA工具，進(jìn)行電路設(shè)計(jì)、電路仿真〔或稱模擬〕和優(yōu)化、幅員設(shè)計(jì)、設(shè)計(jì)規(guī)則檢查DRC、參數(shù)提取和幅員電路圖對(duì)照LVS，最終生成通常稱之為GDS-Ⅱ格式的幅員文件。再通過因特網(wǎng)傳送到代工單位。

引言3/14/2023韓良55.掩模與流片代工單位根據(jù)設(shè)計(jì)單位提供的GDS-Ⅱ格式的幅員數(shù)據(jù)，首先制作掩模〔Mask〕，將幅員數(shù)據(jù)定義的圖形固化到鉻板等材料的一套掩模上。一張掩模一方面對(duì)應(yīng)于幅員設(shè)計(jì)中的一層的圖形，另一方面對(duì)應(yīng)于芯片制作中的一道或多道工藝。在一張張掩模的參與下，工藝工程師完成芯片的流水式加工，將幅員數(shù)據(jù)定義的圖形最終有序的固化到芯片上。這一過程通常簡(jiǎn)稱為“流片〞。

引言3/14/2023韓良6代工〔Foundry〕廠家很多，如：無錫上華〔0.6/0.5mCOS和4mBiCMOS工藝〕上海先進(jìn)半導(dǎo)體公司〔1mCOS工藝〕首鋼NEC〔1.2/0.18mCOS工藝〕上海華虹NEC〔0.35mCOS工藝〕上海中芯國(guó)際〔8英寸晶圓0.25/0.18mCOS工藝〕

引言6.代工工藝3/14/2023韓良7宏力8英寸晶圓0.25/0.18mCMOS工藝華虹NEC8英寸晶圓0.25mCMOS工藝臺(tái)積電〔TSMC〕在松江籌建8英寸晶圓0.18mCMOS工藝聯(lián)華〔UMC〕在蘇州籌建8英寸晶圓0.18mCMOS工藝等等。

引言7.在建、籌建半導(dǎo)體廠家3/14/2023韓良88.境外代工廠家一覽表3/14/2023韓良9F&F〔FablessandFoundry〕模式工業(yè)興旺國(guó)家通過組織無生產(chǎn)線IC設(shè)計(jì)的芯片方案來促進(jìn)集成電路設(shè)計(jì)的專業(yè)開展、人才培養(yǎng)、技術(shù)研究和中小企業(yè)產(chǎn)品開發(fā)，而取得成效。這種芯片工程通常由大學(xué)或研究所作為龍頭單位負(fù)責(zé)人員培訓(xùn)、技術(shù)指導(dǎo)、幅員匯總、組織芯片的工藝實(shí)現(xiàn)，性能測(cè)試和封裝。大學(xué)教師、研究生、研究機(jī)構(gòu)、中小企業(yè)作為工程受益群體，自愿參加，并付一定費(fèi)用。

引言9.芯片工程與多工程晶圓方案3/14/2023韓良10F&F〔FablessandFoundry〕模式工業(yè)興旺國(guó)家通過組織無生產(chǎn)線IC設(shè)計(jì)的芯片方案來促進(jìn)集成電路設(shè)計(jì)的專業(yè)開展、人才培養(yǎng)、技術(shù)研究和中小企業(yè)產(chǎn)品開發(fā)，而取得成效。這種芯片工程通常由大學(xué)或研究所作為龍頭單位負(fù)責(zé)人員培訓(xùn)、技術(shù)指導(dǎo)、幅員匯總、組織芯片的工藝實(shí)現(xiàn)，性能測(cè)試和封裝。大學(xué)教師、研究生、研究機(jī)構(gòu)、中小企業(yè)作為工程受益群體，自愿參加，并付一定費(fèi)用。

引言9.芯片工程與多工程晶圓方案3/14/2023韓良11多工程晶圓MPW〔multi-projectwafer〕技術(shù)效勞是一種國(guó)際科研和大學(xué)方案的流行方式。MPW技術(shù)把幾到幾十種工藝上兼容的芯片拼裝到一個(gè)宏芯片〔Macro-Chip〕上然后以步進(jìn)的方式排列到一到多個(gè)晶圓上，制版和硅片加工費(fèi)用由幾十種芯片分擔(dān)，極大地降低芯片研制成本，在一個(gè)晶圓上可以通過變換幅員數(shù)據(jù)交替布置多種宏芯片。

引言9.芯片工程與多工程晶圓方案3/14/2023韓良12代工單位與其他單位關(guān)系圖3/14/2023韓良13集成電路制造工藝分類1.雙極型工藝〔bipolar〕2.MOS工藝3.BiMOS工藝3/14/2023韓良14§1-1雙極集成電路典型的

PN結(jié)隔離工藝3/14/2023韓良15

思考題1.需要幾塊光刻掩膜版〔mask〕?2.每塊掩膜版的作用是什么？3.器件之間是如何隔離的？4.器件的電極是如何引出的？5.埋層的作用？3/14/2023韓良16

雙極集成電路的基本制造工藝，可以粗略的分為兩類：一類為在元器件間要做隔離區(qū)。隔離的方法有多種，如PN結(jié)隔離，全介質(zhì)隔離及PN結(jié)-介質(zhì)混合隔離等。另一類為器件間的自然隔離。本節(jié)介紹PN結(jié)隔離工藝。3/14/2023韓良171.1.1工藝流程P-Sub襯底準(zhǔn)備〔P型〕光刻n+埋層區(qū)氧化n+埋層區(qū)注入清潔外表3/14/2023韓良18P-Sub1.1.1工藝流程〔續(xù)1〕生長(zhǎng)n-外延隔離氧化光刻p+隔離區(qū)p+隔離注入p+隔離推進(jìn)N+N+N-N-3/14/2023韓良191.1.1工藝流程〔續(xù)2〕光刻硼擴(kuò)散區(qū)P-SubN+N+N-N-P+P+P+硼擴(kuò)散氧化3/14/2023韓良201.1.1工藝流程〔續(xù)3〕光刻磷擴(kuò)散區(qū)磷擴(kuò)散氧化P-SubN+N+N-N-P+P+P+PP3/14/2023韓良211.1.1工藝流程〔續(xù)4〕光刻引線孔清潔外表P-SubN+N+N-N-P+P+P+PP3/14/2023韓良221.1.1工藝流程〔續(xù)5〕蒸鍍金屬反刻金屬P-SubN+N+N-N-P+P+P+PP3/14/2023韓良231.1.1工藝流程〔續(xù)6〕鈍化P-SubN+N+N-N-P+P+P+PP光刻鈍化窗口后工序3/14/2023韓良241.1.2光刻掩膜版匯總埋層區(qū)隔離墻硼擴(kuò)區(qū)磷擴(kuò)區(qū)引線孔金屬連線鈍化窗口GNDViVoVDDTR3/14/2023韓良251.1.3外延層電極的引出歐姆接觸電極：金屬與參雜濃度較低的外延層相接觸易形成整流接觸〔金半接觸勢(shì)壘二極管〕。因此，外延層電極引出處應(yīng)增加濃擴(kuò)散。BP-SubSiO2光刻膠N+埋層N–-epiP+P+P+SiO2N–-epiPPN+N+N+鈍化層N+CECEBB3/14/2023韓良261.1.4埋層的作用1.減小串聯(lián)電阻〔集成電路中的各個(gè)電極均從上外表引出，外延層電阻率較大且路徑較長(zhǎng)。BP-SubSiO2光刻膠N+埋層N–-epiP+P+P+SiO2N–-epiPPN+N+N+鈍化層N+CECEBB2.減小寄生pnp晶體管的影響〔第二章介紹〕3/14/2023韓良271.1.5隔離的實(shí)現(xiàn)1.P+隔離擴(kuò)散要擴(kuò)穿外延層，與p型襯底連通。因此，將n型外延層分割成假設(shè)干個(gè)“島〞。2.P+隔離接電路最低電位，使“島〞與“島〞之間形成兩個(gè)背靠背的反偏二極管。N+N+N--epiPN--epiPP-Sub(GND)P-Sub(GND)P-Sub(GND)BP-SubSiO2光刻膠N+埋層N–-epiSiO2P+P+P+SiO2N–-epiPPN+N+N+N+CECEBB鈍化層3/14/2023韓良281.1.6作業(yè)1描述PN結(jié)隔離雙極工藝的流程及光刻掩膜版的作用；2說明埋層的作用。注：下次上課時(shí)需要交前一次課的作業(yè)，做為平時(shí)成績(jī)的一局部。不能代交！3/14/2023韓良29§1.2N阱硅柵CMOS集成電路制造工藝3/14/2023韓良30

思考題1.需要幾塊光刻掩膜版？各自的作用是什么？2.什么是局部氧化〔LOCOS〕？

〔LocalOxidationofSilicon〕

3.什么是硅柵自對(duì)準(zhǔn)〔SelfAligned〕？4.N阱的作用是什么？5.NMOS和PMOS的源漏如何形成的？3/14/2023韓良311.2.1主要工藝流程

1.襯底準(zhǔn)備P+/P外延片P型單晶片3/14/2023韓良32P-Sub1.2.1主要工藝流程

2.

氧化、光刻N(yùn)-阱〔nwell〕3/14/2023韓良331.2.1主要工藝流程

3.N-阱注入，N-阱推進(jìn),退火，清潔外表N阱P-Sub3/14/2023韓良34P-SubN阱1.2.1主要工藝流程

4.長(zhǎng)薄氧、長(zhǎng)氮化硅、光刻場(chǎng)區(qū)〔active反版〕3/14/2023韓良35P-Sub1.2.1主要工藝流程

5.場(chǎng)區(qū)氧化〔LOCOS〕,清潔外表

〔場(chǎng)區(qū)氧化前可做N管場(chǎng)區(qū)注入和P管場(chǎng)區(qū)注入〕3/14/2023韓良36P-Sub1.2.1主要工藝流程

6.柵氧化,淀積多晶硅，反刻多晶〔polysilicon—poly〕3/14/2023韓良371.2.1主要工藝流程

7.P+active注入〔Pplus〕〔硅柵自對(duì)準(zhǔn)〕P-SubP-SubP-Sub3/14/2023韓良381.2.1主要工藝流程

8.N+active注入〔Nplus—Pplus反版〕

〔硅柵自對(duì)準(zhǔn)〕P-SubP-SubP-Sub3/14/2023韓良391.2.1主要工藝流程

9.淀積BPSG，光刻接觸孔〔contact〕，回流P-SubP-Sub3/14/2023韓良401.2.1主要工藝流程

10.蒸鍍金屬1，反刻金屬1〔metal1〕P-Sub3/14/2023韓良411.2.1主要工藝流程

11.絕緣介質(zhì)淀積，平整化，光刻通孔〔via〕P-SubP-Sub3/14/2023韓良421.2.1主要工藝流程

12.蒸鍍金屬2，反刻金屬2〔metal2〕P-Sub3/14/2023韓良431.2.1主要工藝流程

13.鈍化層淀積，平整化，光刻鈍化窗孔〔pad〕P-Sub3/14/2023韓良441.2.2光刻掩膜版簡(jiǎn)圖匯總N阱有源區(qū)多晶PplusNplus接觸孔金屬1通孔金屬2PAD3/14/2023韓良451.2.3局部氧化的作用2.減緩?fù)獗砼_(tái)階3.減小外表漏電流P-SubN-阱1.提高場(chǎng)區(qū)閾值電壓3/14/2023韓良461.2.4硅柵自對(duì)準(zhǔn)的作用在硅柵形成后，利用硅柵的遮蔽作用來形成MOS管的溝道區(qū)，使MOS管的溝道尺寸更精確，寄生電容更小。P-SubN-阱3/14/2023韓良471.2.5MOS管襯底電極的引出NMOS管和PMOS管的襯底電極都從上外表引出，由于P-Sub和N阱的參雜濃度都較低，為了防止整流接觸，電極引出處必須有濃參雜區(qū)。P-SubN-阱3/14/2023韓良481.2.6作業(yè)1.闡述N阱硅柵CMOS集成電路制造工藝的主要流程，說明流程中需要哪些光刻掩膜版及其作用。2.何為硅柵自對(duì)準(zhǔn)？3/14/2023韓良49§1.3其它集成電路制造工藝簡(jiǎn)介3/14/2023韓良501.3.1雙層多晶、多層金屬CMOS工藝雙層多晶：易做多晶電容、多晶電阻、疊柵MOS器件，適合CMOS數(shù)/?；旌想娐?、EEPROM等多層金屬：便于布線，連線短，連線占面積小，適合大規(guī)模、高速CMOS電路3/14/2023韓良511.3.2雙極型模擬集成電路工藝磷穿透擴(kuò)散：減小串聯(lián)電阻離子注入：精確控制參雜濃度和結(jié)深BP-SubN+埋層SiO2光刻膠P+P+P+PPN+N+N+N+CECEBB3/14/2023韓良521.3.3BiCMOS工藝

雙極工藝器件的特點(diǎn)是