高職高專數(shù)字電路5、組合邏輯電路

第五章組合邏輯電路【本章講授主要內(nèi)容】

1.組合邏輯電路在電路結(jié)構(gòu)和邏輯功能上的特點；

2.組合邏輯電路的設計方法；

3.常用中規(guī)模集成的組合電路器件的應用；

4.競爭－冒險現(xiàn)象及其成因，消除競爭－冒險現(xiàn)象的方法。

【本章重點難點】

1.重點：組合邏輯電路的分析方法和設計方法

2.難點：組合邏輯電路的設計方法第一節(jié)組合邏輯電路的分析邏輯電路一、組合邏輯電路的特點

1.組合邏輯電路的一般框圖n個輸入共有2n種可能的組合狀態(tài)。ｍ個輸出可用ｍ個邏輯函數(shù)來描述。輸入與輸出的關(guān)系：其中ｉ＝1,2，…，ｍ2.組合邏輯電路的特點（1）電路中不存在輸出端到輸入端的反饋通路。（2）電路主要由各種門電路組合而成，其中不包含存儲信息的記憶元件。（3）電路的輸入狀態(tài)確定后，輸出狀態(tài)便被唯一地確定。輸出變量是輸入變量的輪回函數(shù)。（4）電路的輸出狀態(tài)不影響輸入狀態(tài)，電路的歷史狀態(tài)也不影響輸出狀態(tài)。二、組合邏輯電路分析方法組合邏輯電路邏輯表達式最簡表達式真值表確定電路功能推導化簡列表分析【例題1】分析如圖所示電路的邏輯功能。

解：（1）由G1，G2，G3各個門電路的輸入、輸出關(guān)系，推出整個組合邏輯電路的表達式：1&1oZ1Z2ABCG1G2G3F（2）對該函數(shù)表達式進行化簡：（3）根據(jù)化簡后的函數(shù)表達式，列出真值表。ABCZ1Z2F000001010011100101110111010000000000000010000001真值表（4）由真值表分析組合邏輯電路的邏輯功能，當A、B、C三個輸入一致時，輸出為“1”，否則為“0”。所以該電路具有檢測“輸入不一致”的功能，也稱“不一致電路”。【例題2】試分析如圖所示的組合邏輯電路的功能。ABG1G2G4G5G3Z1Z2Z3CS解：（1）推出邏輯表達式（2）對該邏輯表達式進行化簡（3）根據(jù)化簡后的邏輯表達式列出真值表A

BS

C0001101100101001真值表（4）分析邏輯功能

S為兩加數(shù)相加后的一位和、C為兩加數(shù)相加后的進位值。可見，該電路實現(xiàn)了加法器的功能。由于這種加法器不計低位來的進位，所以稱“半加器”（HalfAdder）。（5）半加器符號慣用符號新標準H.AABSCABSCCO第二節(jié)組合邏輯電路的設計一、組合邏輯電路的一般設計方法組合邏輯電路的設計是根據(jù)給定的功能要求，畫出實現(xiàn)該功能的邏輯電路。其設計步驟為：

1.根據(jù)實際問題的邏輯關(guān)系建立真值表。

2.由真值表寫出邏輯函數(shù)表達式。

3.化簡邏輯函數(shù)表達式。

4.根據(jù)邏輯函數(shù)表達式畫出由門電路組成的邏輯電路圖。問題提出真值表邏輯表達式化簡變換邏輯圖分析歸納化簡畫圖二、組合邏輯電路設計舉例（一）根據(jù)真值表，設計邏輯電路【例題1】根據(jù)表1所示的真值表，設計邏輯電路。輸入輸出ABCY00000011010001101001101111011111[解］（1）根據(jù)真值表寫出輸入和輸出的邏輯關(guān)系其方法是：變量取值為1時，用原變量表示；取值為0時，用反變量表示，將輸出為1的項相加即為邏輯表達式。（2）化簡邏輯表達式ABC化簡得：（3）由化簡后的邏輯函數(shù)表達式畫出邏輯電路圖用與非門來實現(xiàn)：ACBY（二）根據(jù)實際問題設計邏輯電路

【例題1】設計一個投票表決器，三個投票人分別為A、B、C，按規(guī)定只要二人以上同意才能通過。解：設投同意票為“1”表示，不同意票為“0”；輸出為“1”表示通過，為“0”表示不通過。第一步：由邏輯關(guān)系列出真值表真值表第二步：由真值表寫出邏輯函數(shù)表達式第三步：化簡邏輯函數(shù)表達式◆用卡諾圖化簡◆用代數(shù)法化簡如下第四步由化簡后的邏輯表達式畫出邏輯電路圖F高電平時，三極管導通，燈亮；低電平時三極管截止，燈滅。【例題2】某汽車駕駛員培訓班進行結(jié)業(yè)考試。有三名評判員，其中A為主評判員，B、C為副評判員。評判時按少數(shù)服從多數(shù)原則，但若主評判認為合格，也可通過。試用與非門構(gòu)成邏輯電路實現(xiàn)評判的規(guī)定。解：（1）根據(jù)邏輯設計要求，設定三個輸入變量A、B、C，并規(guī)定如下：主評判A意見：副評判B意見：A＝1認為合格A＝0認為不合格B＝1認為合格B＝0認為不合格副評判C意見：C＝1認為合格C＝0認為不合格Y＝1認為通過Y＝0認為不通過設輸出變量Y：（2）列真值表真值表（3）根據(jù)真值表寫出邏輯表達式（4）用卡諾圖化簡（5）畫出邏輯電路圖【例題3】設計一個血型配對指示器。輸血時供血者和受血者的血型配對情況如圖所示，即（1）同一血型之間可以相互輸血；（2）AB型受血者可以接受任何血型的輸出；（3）O型輸血者可以給任何血型的受血者輸血。要求當受血者血型與供血者血型符合要求時綠指示燈亮，否則紅指示燈亮。解：（1）根據(jù)邏輯要求設定輸入、輸出變量。用變量XY表示供血者代碼。MN表示受血者代碼。代碼設定如下

XY＝00

A型MN＝00

A型

01

B型01

B型

10

AB型10

AB型

11

O型11

O型設F1表示綠燈，F(xiàn)2表示紅燈，依題意，可列出邏輯真值表。（2）列出真值表（3）寫出邏輯函數(shù)表達式F1＝∑m（0,2,5,6,10,12,13,14,15）（4）化簡邏輯函數(shù)表達式又F2＝∑m（1,3,4,7,8,9,11）由此得到：設輸入既有原變量又有反變量【例題4】有一火災報警系統(tǒng)，設有煙感、溫感、紫外光感三種不同類型的火災探測器。為了防止誤報警，只有當其中有兩種或兩種以上類型的探測器發(fā)出火災探測信號時，報警系統(tǒng)才產(chǎn)生報警控制信號，試設計產(chǎn)生報警控制信號的電路。［解］（1）根據(jù)邏輯要求設置邏輯輸入、輸出變量。用A、B、C分別代表煙感、溫感、紫外光感三種探測器的探測輸出信號，作為報警控制電路的輸入變量，以“1”表示高電平，“0”表示低電平，高電平表示有火災報警，低電平表示無火災報警；

F為報警控制電路的輸出，以“1”表示高電平，“0”表示低電平，同樣高電平表示有火災報警，低電平表示無火災報警。（2）列出邏輯真值表由真值表可得邏輯函數(shù)表達式：

（3）利用卡諾圖化簡（4）畫出邏輯電路圖ABCF用與非門實現(xiàn)邏輯電路圖【例題5】設A、B、C、D、E、F六名學生中選送若干名出國留學，人選的配備要求如下：（1）A、B二人中至少去1人；（2）A、D不能一起去；（3）A、E、F三人中要派二人去；（4）B、C兩人中都去或都不去；（5）C、D兩人中只能去1人；（6）若D不去，則E也不去。請問應選哪幾位學生去？

［解］設A、B、C、D、E、F選上為1，選不上為0。則由條件（1）得由條件（1）真值表條件（2）真值表條件（3）真值表條件（4）真值表條件（5）真值表條件（6）真值表要滿足上述6個條件，應將6個式子相與，即整理得：可見各變量取值為：

A＝1、B＝1、C＝1、D＝0、E＝0、F＝1時滿足上式關(guān)系。即應選派A、B、C、F四位學生出國留學。【例題6】設計一個組合邏輯電路，輸入為一個4位二進制數(shù)，當輸入能被2或3整除時，要求輸出為高電平，不能被2或3整除時輸出為低電平。［解］設輸入的4位二進制數(shù)為B3B2B1B0，輸出為Y。（1）列出電路的真值表（2）將真值表轉(zhuǎn)換為卡諾圖并化簡得（3）畫邏輯電路圖YB0B1B2B3【例題7】某裝置有A、B、C三個輸入端，接收3位二進制數(shù)。當收到二進制數(shù)能被十進制數(shù)3或6整除時，輸出為1，否則輸出為0。要求：（1）列出該裝置輸入輸出的真值表；（2）寫出最小項邏輯表達式；（3）采用“與非門”和“非”門，畫出邏輯電路圖。［解］（1）真值表（2）最小項邏輯表達式（3）畫邏輯電路圖ABCY【例題8】用與非門設計四變量的多數(shù)表決電路。當輸入變量A、B、C、D有3個或3個以上為1時輸出為1，輸入為其他狀態(tài)時輸出為0。（1）列出輸入輸出的真值表；（2）寫出最小項邏輯表達式；（3）采用“與非門”，畫出邏輯電路圖。［解］（1）列出真值表A

B

C

DYA

B

C

DY0

0

0

00

0

0

10

0

1

00

0

1

10

1

0

00

1

0

10

1

1

00

1

1

1000000011

0

0

01

0

0

11

0

1

01

0

1

11

1

0

01

1

0

11

1

1

01

1

1

100010111真值表（2）寫出最小項邏輯表達式（3）化簡邏輯函數(shù)，用與非門實現(xiàn)，畫電路圖&o&o&o&o&oYABCD【例題9】有一水箱由大、小兩臺水泵ML和MS供水，如圖所示。水箱中設置了3個水位檢測元件A、B、C。水面低于檢測元件時，檢測元件給出高電平；水面高于檢測元件時，水面給出低電平?，F(xiàn)要求水位超過C點時水泵停止工作；水位低于C點而高于B點時MS單獨工作；水位低于B點而高于A點時ML單獨工作；水位低于A點時ML和MS同時工作。試用門電路設計一個控制兩臺水泵的邏輯電路，要求電路盡量簡單。解(1)根據(jù)工程問題抽象出邏輯問題，并作出邏輯規(guī)定(即邏輯賦值)

設：輸入變量為A、B、C，輸出變量為MS、ML。

A：水位高于A點為0，反之為1B：水位高于B點為0，反之為1C：水位高于C點為0，反之為1MS：工作為1，反之為0ML：工作為1，反之為0［解］（2）列出邏輯真值表A

B

CMS

ML0

0

00

0

10

1

00

1

11

0

01

0

11

1

01

1

10

01

0×

×0

1×

××

××

×1

1真值表真值表中的為約束項，（3）利用卡諾圖化簡：010×××1×00

01

11

1001ABCMS001×××1×00

01

11

1001ABCML（4）畫邏輯電路圖1&1OMSABCML【例題10】設計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電路。每一組信號燈由紅、黃、綠三盞燈組成，如圖所示。正常工作情況下，任何時刻必有一盞燈點亮，而且只允許一盞燈亮。而當出現(xiàn)其他狀態(tài)時，電路發(fā)生故障，這時要求發(fā)出故障信號，以提醒維護人員前去修理。［解］（1）首先進行邏輯抽象取紅、黃、綠三盞燈的狀態(tài)為輸入變量，分別用R、A、G表示；取故障信號為輸出變量，以Y表示。規(guī)定：燈亮時（R、A、G）為1不亮時（R、A、G）為0正常工作狀態(tài)（Y）為0發(fā)生故障時（Y）為1（2）根據(jù)題意列出邏輯真值表R

A

GY0

0

00

0

10

1

00

1

11

0

01

0

11

1

01

1

110010111

真值表（3）寫出邏輯函數(shù)式并化簡1010011100

01

11

1001RAG（4）根據(jù)化簡結(jié)果畫出邏輯電路圖與－或表達式與－非表達式&o&o&o&o1o1o1o&oRAGY

第三節(jié)組合邏輯電路中的競爭冒險一、競爭冒險現(xiàn)象及其產(chǎn)生原因1.競爭冒險現(xiàn)象前面分析設計組合電路時，都是在信號穩(wěn)態(tài)情況下討論的，實際電路工作時，信號變化需要時間，門電路對信號也產(chǎn)生一定的延時，而各個門的延時不盡相同，因此若干個彼此獨立的輸入信號就不可能恰好同時變化，即使同一信號經(jīng)過不同的通路到達某個門的輸入端也會有先有后，于是產(chǎn)生時差，這種現(xiàn)象稱為競爭。由于競爭就有可能使電路的輸出信號在變化過程中出現(xiàn)非正常的干攏脈沖（又稱毛刺），有時會影響電路的正常工作，這種現(xiàn)象稱為冒險現(xiàn)象。如圖電路：AA（1）“0”型冒險A“1”“0”tpd由于存在門延遲，但由于出現(xiàn)負尖脈峰，在脈峰期間不滿足稱為“0”型冒險。如圖所示電路：（2）“1”型冒險AAA“1”“0”由于傳輸門延遲，使門的輸出出現(xiàn)正尖峰脈沖，電路不滿足正常的邏輯關(guān)系，稱為“1”型冒險。綜上所述：這種短暫的毛刺信號僅僅入情入理在輸入信號發(fā)生變化的瞬間，而在穩(wěn)態(tài)下是不會發(fā)生的。有0出0，全1出1ABF＝AB01010“1”型冒險無冒險可見當兩信號向相反方向變化時，產(chǎn)生冒險。ABF＝A＋B有1出1，全0出0無冒險臨界競爭臨界競爭二、邏輯冒險和功能冒險1.邏輯冒險BY1Y2卡諾圖門2門1

從卡諾圖可以觀察,當輸入信號ABC取值從無到有000變化到會010時,對應的穩(wěn)態(tài)函數(shù)值：

F（000）＝F（010）＝1并且AC＝00沒有變化，只有B信號由0變化到1，假定門1、門2有傳輸延遲，且時間相同，則有波形圖：門延遲產(chǎn)生“0”型冒險其實我們將不變值AC＝00代入函數(shù)式：說明出現(xiàn)“0”型冒險。這種由門延遲所致冒險稱為邏輯冒險?！簟暨壿嬅半U的判定在卡諾圖中只要兩卡諾圈存在相切不相交，就有存在冒險的可能。

2.功能冒險由于多個輸入信號的變化時間不一致存在的冒險現(xiàn)象稱為功能冒險。如上例中：當輸入信號從000變化到110，由卡諾圖知，在穩(wěn)定狀態(tài)下有F（000）＝F（110）＝1但由于前級原因，A、B兩信號的變化不可能絕對同時完成，會出現(xiàn)先后的情況（競爭），因此到達后級門的輸入端時間也會有先后，當輸入信號A、B、C從000變化到110可能有兩種情況：ABC：（000）（110）100010（1）（2）（1）種情況對應的函數(shù)值為0，出現(xiàn)“0”型冒險；（2）種情況對應的函數(shù)值為1，出現(xiàn)“1”型冒險。三、冒險現(xiàn)象的檢查

1.代數(shù)法如果一個函數(shù)在輸入信號的某種組合下，輸出函數(shù)出現(xiàn)或的形式，則該電路就可能出現(xiàn)冒險現(xiàn)象。

【例題1】檢查如圖所示電路是存在冒險［解］令B＝C＝1則F＝即該電路存在“1”型冒險?！纠}2】檢查如圖所示電路是否存在冒險［解］令A＝B＝0則F＝說明存在“0”型冒險。

2.卡諾圖法將電路的輸出函數(shù)用卡諾圖表示出來，如發(fā)現(xiàn)卡諾圖中用“1”或“0”格所畫卡諾圈有相切現(xiàn)象，說明該電路有可能存在邏輯冒險。

【例題3】用卡諾圖法判斷如圖電路有無冒險［解］畫出輸出函數(shù)的卡諾圖相切，存在冒險現(xiàn)象四、消除冒險現(xiàn)象的方法在組合邏輯電路中，出現(xiàn)的冒險現(xiàn)象，可能導致電路不能正常工作，因此必須避開或消除，其方法有：

1.修改邏輯設計在原電路中增加一個多余項，這樣既達到消除冒險現(xiàn)象的目的，又不會改變原電路的邏輯功能。如在上例電路的卡諾圖中，在具有相切的卡諾圈中，再畫一個搭接圈將它們搭接起來。即可消除冒險現(xiàn)象。2.加選通脈沖3.接入濾波電容第六節(jié)譯碼器一、譯碼器（Decoder）的概念譯碼器是將每一組輸入代碼譯為一個特定輸出信號，以表示代碼原意的組合邏輯電路。例如一個三位二進制譯碼器就是一個能將每一組三位二進制代碼按它的原意譯成對應輸出信號的組合邏輯電路，其典型電路如圖所示。其功能分析過程如下：（1）由組合邏輯電路推出輸出端的邏輯函數(shù)：

由與非門和非門組成的三位二進制譯碼器典型電路（2）由邏輯函數(shù)式可推出其真值表真值表（3）邏輯功能說明這是一個能將三位二進制代碼譯成相應數(shù)輸出的組合電路。如A2A1A0為000時，表示三位二進制數(shù)碼為0，因此對應的Z0有譯碼信號輸出；

A2A1A0為001時，表示三位二進制數(shù)碼為1，因此對應的Z1有譯碼信號輸出；依此類推：Z2、Z3、Z4、Z5、Z6、Z7均在輸入相應的二進制數(shù)碼時，輸出為1。同一時刻，由于只可能輸入一組代碼，因此Z0～Z7只有一個輸出為1，其余輸出為0。由二極管矩陣構(gòu)成的3線－8線譯碼器二、變量譯碼器變量譯碼器是指將n位二進制輸入變量譯成2n個不同輸出信號的譯碼器。現(xiàn)以74138三線－八線譯碼器為例來說明變量譯碼器的邏輯電路構(gòu)成、特點及應用。

1.邏輯電路

74138的內(nèi)部邏輯電路如圖所示。輸出為反碼新標準符號慣用符號74138是一個十六腳的雙列直插式集成電路，（16）腳為電源VCC，（8）腳為接地端。74138引腳排列圖2.74138電路的特點（1）輸入緩沖級在A2、A1、A0三個輸入端的后面，電路內(nèi)部加了六個反相器，形成A2、A1、A0的互補信號，譯碼電路所需的原、反變量均由這六個門電路提供，稱它們?yōu)锳2、A1、A0的緩沖級。電路才處于工作狀態(tài)，所以稱G1、為“使能端”的控制端。（2）具有使能端（Enable）當EN＝0時，均為1，即封鎖了譯碼器的輸出，譯碼器處于“禁止”工作狀態(tài)；當EN＝1時，譯碼器被選通，處于“工作”狀態(tài)，由輸入變量A2、A1、A0來決定的狀態(tài)。由邏輯電路圖可知結(jié)論：使能控制端EN＝1，譯碼器處于工作狀態(tài)；否則EN＝0，所有的輸出為“1”，譯碼器處于禁止狀態(tài)。輸出為反碼，即輸出“0”有效，“1”無效。74138真值表3.74138的應用（1）“使能端”的作用①消除譯碼器的尖峰干擾由G1、決定的EN端負脈沖的到來若提前于譯碼器輸入的變化，它的撤除則滯后于輸入的變化，就能抑制由于輸入信號A2、A1、A0變化而產(chǎn)生的尖峰干擾。②擴大譯碼器應用范圍若將“使能端”作為變量輸入端，進行適當?shù)慕M合，可以擴大譯碼器輸入變量數(shù)。

【例題】將3線－8線譯碼器擴展為4線－16線譯碼器。解法一：兩片74138譯碼器擴展成4線－16線譯碼器的連線圖工作原理：當E＝1時，片Ⅰ和片Ⅱ均處于禁止態(tài)，均輸出1。當E＝0時，若A3＝0，則片Ⅰ，片Ⅱ的G1＝0，因此片Ⅰ處于工作狀態(tài)，片Ⅱ處于禁止工作狀態(tài)。由A2、A1、A0決定的狀態(tài)；若A3＝1，則片Ⅰ的，片Ⅱ的G1＝1，因此片Ⅰ不工作，片Ⅱ工作，由A3、A2、A1、A0決定解法二：高電平“1”工作原理：當輸入A3、A2、A1、A0從0000～0111（0～7）時，A3始終為0，高位片不工作，低位片工作。當輸入A3～A0為1000～1111（8～15）時，A3始終為1，此時高位片工作，而低位片不工作。

三、有“使能端”的譯碼器可構(gòu)成數(shù)據(jù)分配器

1.數(shù)據(jù)分配器原理地址輸入數(shù)據(jù)輸入數(shù)據(jù)輸出總線數(shù)據(jù)選擇器數(shù)據(jù)分配器數(shù)據(jù)分配器原理2.用74138譯碼器作數(shù)據(jù)分配器數(shù)據(jù)分配輸出數(shù)據(jù)輸入地址輸入A2A1A0=000D01011010工作原理：

74138譯碼器的“使能端”G1作為數(shù)據(jù)輸入端D，將A2、A1、A0作為地址輸入端，并將、接地，便構(gòu)成一個8路數(shù)據(jù)選擇器。此電路可根據(jù)輸入地址碼A2、A1、A0的不同，將數(shù)據(jù)分配到不同的輸出端。如當A2A1A0＝011時，數(shù)據(jù)D的輸入信號就從反相輸出。其原理如下：（1）當＝D＝1（高電平）時，因為G1＝100，譯碼器工作，而地址碼A2A1A0＝011，相應端有低電平輸出（其余均為高電平1）。即＝0，（與D反相）。（2）當G1＝D＝0（高電平）時，即G1＝000，譯碼器不工作，電路無輸出，各輸出端均為1，與D反相。如果要使D的信號同相輸出，有幾種方法：方法一：使G1＝1，＝0，數(shù)據(jù)D從輸入。方法二：使G1＝1，＝0，數(shù)據(jù)D從輸入。10101010地址輸入A2A1A0=000數(shù)據(jù)分配輸出數(shù)據(jù)輸入四、用譯碼器構(gòu)成函數(shù)發(fā)生器譯碼器除可作為“數(shù)據(jù)分配器”外，還可構(gòu)成“函數(shù)發(fā)生器”，用它來獲得預定的邏輯函數(shù)。

【例題1】用74138譯碼器產(chǎn)生邏輯函數(shù)解：用與非門配合實現(xiàn)因為F1ABC

【例題2】求如圖所示電路的輸出函數(shù)解：0ABC“1”P1P2輸入輸出關(guān)系由輸入、輸出的關(guān)系，可得：五、碼制變換譯碼器碼制變換譯碼器是將一種代碼形式轉(zhuǎn)換成另一種代碼形式的譯碼器。如設計一個將8421BCD碼轉(zhuǎn)換為十進制數(shù)碼的譯碼器，可按組合邏輯電路一般的設計步驟進行。

1.列出十進制數(shù)碼輸出對應于8421BCD碼輸入的真值表。真值表2.由真值表寫出邏輯函數(shù)表達式

3.利用復合卡諾圖化簡W0W1W3W2W4W5W7W6××××W8W9××00

01

11

1000011110A3A2A1A0利用復合卡諾圖化簡后的輸出函數(shù)表達式為：4.由邏輯表達式畫出邏輯電路圖8421BCD碼轉(zhuǎn)換為十進制數(shù)碼譯碼器的邏輯電路圖5.8421BCD/DEC譯碼器7442新標準符號六、顯示譯碼器在數(shù)字系統(tǒng)中，如數(shù)字儀表、數(shù)字鐘等，常需將測量數(shù)據(jù)和運算結(jié)果用十進制數(shù)碼顯示出來，譯碼顯示電路的功能是將輸入的BCD碼譯成能用于顯示器件的十進制數(shù)的信號，并驅(qū)動顯示器顯示數(shù)字。譯碼顯示器通常由譯碼器、驅(qū)動器和顯示器三部分組成，結(jié)構(gòu)方框圖如圖所示。譯碼器驅(qū)動器顯示器BCD碼

1.數(shù)字顯示器（簡稱數(shù)碼管）數(shù)碼管有半導體數(shù)碼管、液晶數(shù)碼管和熒光數(shù)碼管。下面以半導體七段數(shù)碼管為例，說明顯示器的工作原理。gTS574集成器件（共陰極半導體發(fā)光二極管七段顯示器）oooooooooabcdefgh83124679105

管腳與內(nèi)部電路示意圖（共陰極高電平的線段發(fā)光）1

2

3

4

510

9

8

7

6habGNDfghcGNDdeTS547顯示器

2.譯碼/驅(qū)動器顯示器需譯碼/驅(qū)動器配合才能完成其顯示功能。與TS547顯示器相配合的典型七段譯碼/驅(qū)動器為7448，其集成芯片引腳圖、圖示符號及功能真值表P113（表5.6.4）所示。慣用符號新標準符號BCD－七段顯示譯碼器7448的邏輯圖用7448驅(qū)動BS201的連接方法有滅零控制的8位數(shù)碼顯示系統(tǒng)在整數(shù)部分把高位的與低位的相連，在小數(shù)部分將低位的與高位的相連就可以把前、后多余的零熄滅。七、用譯碼器設計組合邏輯電路

【例題】試用3線－8線譯碼器74LS138設計一個多輸出的組合邏輯電路。輸出的邏輯函數(shù)式為解：首先將給定的邏輯函數(shù)化為最小項表達式，令74LS138的輸入A2＝A、A1＝B、A0＝C，則它的輸出就是上式中的。上式表明，只需在74LS138的輸出端附加4個與非門，即可得Z1－Z4的邏輯電路。第七節(jié)編碼器為了區(qū)分一系列不同的事物，將其中的每個事物用一個二值代碼表示，這就是編碼的含意。在二值邏輯電路中，信號都是以高、低電平的形式給出的。因此，編碼器的邏輯功能就是把輸入的每一個高、低電平信號編成一個對應的二進制代碼。編碼器的功能正好跟譯碼器的功能相反?，F(xiàn)以8421BCD碼編碼器為例，來說明其設計過程和工作原理。

1.列出簡化真值表理論上講，十個輸入變量共有210＝1024種組合，但作為8421BCD碼編碼器來說，D0～D9十個輸入變量分別表示一位“0”～“9”的十進制數(shù)字，因此它們中任何時刻僅允許一位有效，符合這種條件的輸入組合只有如真值表所列的十種，其余輸入組合均為無關(guān)項。8421BCD碼編碼器真值表2.由真值表寫出邏輯表達式3.畫出邏輯電路圖（1）用拔盤和與非門構(gòu)成8421BCD碼編碼器2.用與非門和或非門構(gòu)成8421BCD碼編碼器（C304）二、優(yōu)先編碼器1.74147優(yōu)先編碼器優(yōu)先編碼器對所有輸入位預先設置了優(yōu)先權(quán)級，當輸入中出現(xiàn)兩位或兩位以上同時有效的情況時，其中優(yōu)先級高的輸入位起作用，其余位被忽略，從而保證了編碼器工作的可靠性。

74147是一個典型的8421BCD碼優(yōu)先編碼器，其輸入信號和輸出信號均用反碼表示。

74147的輸入中，優(yōu)先級從到逐級遞增，即的優(yōu)先級最低，的優(yōu)先級最高。如當輸入中

有效（為“0”）時，無論是否有效（在真值表中用“×”表示），編碼器均按編碼，使輸出為對應“9”的8421BCD碼的反碼“0110”。真值表反碼輸出二－十進制優(yōu)先編碼器74LS147的邏輯圖慣用符號新標準符號2.74148優(yōu)先編碼器

74148是一個八線——三線優(yōu)先編碼器。在優(yōu)先編碼器電路中，允許同時輸入兩個以上編碼信號。不過在設計優(yōu)先編碼器時已經(jīng)將所有的輸入信號按優(yōu)先順序排了隊，當幾個輸入信號同時出現(xiàn)時，只對其中優(yōu)先權(quán)最高的一個進行編碼。8線－3線優(yōu)先編碼器74LS148的邏輯圖如果不考慮由門G1、G2、G3構(gòu)成的附加控制電路，則編碼器電路只有圖中虛線框以內(nèi)的這一部分。為拓展電路的功能和增加使用的靈活性，附加了由G1、G2、G3構(gòu)成的附加控制電路，由邏輯電路圖可寫出輸出的邏輯表達式：選通輸出端：表明，只有當所有的編碼輸入端都是高電平（即沒有編碼輸入），而且IE＝1時才是低電平。因此，的低電平輸出信號表示“電路工作，但無編碼輸入。使能輸出端：說明只要任何一個編碼輸入端有低電平信號輸入，且IE＝1，即為低電平。因此，的低電平輸出信號表示“電路工作，而且有編碼輸入”。74LS148（八線——三線）優(yōu)先編碼器符號74LS148的擴展應用（16線－4線優(yōu)先編碼器）：高位片低位片使能輸入74LS148（1）74LS148（2）&&&&

【例題】某醫(yī)院有一、二、三、四號4間病房，每間設有呼叫按鈕，同時在護士值班室內(nèi)對應地裝有一號、二號、三號、四號4個指示燈?，F(xiàn)要求當一號病室的按鈕按下時，無論其他病室的按鈕是否按下，只有一號燈亮。，當一號病室的按鈕沒有按下而二號病室的按鈕按下時，無論三、四號病室的按鈕是否按下，只有二號燈亮。當一、二號病室的按鈕都未按下而三號病室的按鈕按下時，無論四號病室的按鈕是否按下，只有三號燈亮。只有在一、二、三號病室的按鈕均未按下而按下四號病室的按鈕時，四號燈才亮。試用優(yōu)先編碼器74LSI48和門電路設計滿足上述控制要求的邏輯電路，給出控制四個指示燈狀態(tài)的高、低電平信號。解：以分別表示按下一、二、三、四號病房按下按鈕給出的低電平信號，以Y1、Y2、Y3、Y4表示一、二、三、四號燈亮的信號。畫邏輯電路圖Y4Y3Y21O1O&&&&Y1VCC74LS148

第八節(jié)數(shù)據(jù)選擇器一、數(shù)據(jù)選擇器的功能和電路分析數(shù)據(jù)選擇器又稱多路轉(zhuǎn)換器或多路開關(guān)，（Multiplexer,縮寫MUX)。它是將多路輸入數(shù)據(jù)在地址輸入信號控制下，有選擇地傳送到輸出端的過程稱為數(shù)據(jù)選擇。

1.74151數(shù)據(jù)選擇器

74151是一個中規(guī)模集成電路構(gòu)成的八選一數(shù)據(jù)選擇器。

74151是一個16腳的芯片，其中（16）腳為電源VCC，接地腳GND（8）。其余引腳符號如下圖。74151慣用符號74151選擇器邏輯電路圖輸出數(shù)據(jù)輸入選擇輸入與或門使能74151數(shù)據(jù)選擇器真值表2.74151數(shù)據(jù)選擇器工作原理當使能端＝1時，與或門的各個與單元被封鎖，與或門輸出Y＝0，此時數(shù)據(jù)選擇器與任何輸入數(shù)據(jù)無關(guān)。使能端＝0時，與或門各與單元被開啟，與或門輸出Y與輸入數(shù)據(jù)D0～D7的邏輯關(guān)系為：mi－第ｉ個最小項Dｉ－第ｉ個輸入數(shù)據(jù)3.74153雙四選一、74150十六選一數(shù)據(jù)選擇器一般來說，若地址選擇輸入有n位，便可實現(xiàn)2n選一，其輸出為：

二、數(shù)據(jù)選擇器的典型應用

1.數(shù)據(jù)傳送－－多位并行輸入的數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)輸出如圖十六選一的數(shù)據(jù)選擇器74150并行輸入D0～D15十六個數(shù)據(jù)，當選擇輸入A3A2A1A0的二進制數(shù)碼依次由0000遞增至1111，即其最小項由m0逐次變到m15時，16個通道的數(shù)據(jù)便依次傳送到輸出端，轉(zhuǎn)換成串行數(shù)據(jù)。這種數(shù)據(jù)傳送方式稱為：并行/串行轉(zhuǎn)換。并行輸入數(shù)據(jù)轉(zhuǎn)換成串行輸出2.函數(shù)發(fā)生器—實現(xiàn)某種邏輯函數(shù)的功能部件主要用作函數(shù)發(fā)生器。因為數(shù)據(jù)選擇器的輸出函數(shù)表達式Y(jié)＝∑（miDi）本身表示了一個與或函數(shù)，主要將適當?shù)臄?shù)據(jù)或變量賦給地址選擇輸入端和數(shù)據(jù)輸入端，就可實現(xiàn)特定的函數(shù)。下面我們以例題形式來介紹：

【例題1】用八選一數(shù)據(jù)選擇器74151實現(xiàn)三變量函數(shù).解：先將原始函數(shù)轉(zhuǎn)換成標準與或式令地址輸入端A2＝A，A1＝B，A0＝C，則

D0＝D1＝D3＝D5＝D6＝D7＝1，D2＝D4＝0此時，數(shù)據(jù)選擇器的輸出Y與所需函數(shù)的輸出F完全一致。據(jù)此可畫出如下圖所示的電路連接圖。用74151實現(xiàn)三變量函數(shù)【例題1】用74151實現(xiàn)一個四變量函數(shù)

F（A，B，C，D）＝∑m（0,2,7,8,13）解：令A2＝B，A1＝C，A0＝D，

D0＝1，D1＝D3＝D4＝D6＝0

D2＝D7＝A此時，輸出函數(shù)Y便與所需函數(shù)的輸出F完全一致，據(jù)此可畫出電路連接圖。用74151實現(xiàn)四變量函數(shù)【例題2】分別用8選1數(shù)據(jù)選擇器74151和16選1數(shù)據(jù)選擇器74150實現(xiàn)以下函數(shù)：

F（A，B，C，D）＝AB＋CD［解］①用8選1數(shù)據(jù)選擇器實現(xiàn)。則

F＝1·m3＋A·m4＋A·m5＋A·m6＋1·m7

令D3＝D7＝1，D4＝D5＝D6＝A

D0＝D1＝D2＝0或者令前3位變量ABC為地址碼，最后1位視為數(shù)據(jù)。則令D1＝D3＝D5＝D，D6＝D7＝1

D0＝D2＝D4＝0②用16選1數(shù)據(jù)選擇器實現(xiàn)令D3＝D7＝D11＝D12＝D13＝D14＝D15＝1

D0＝D1＝D2＝D4＝D5＝D6＝D8＝D9＝D10＝0則電路連接圖【例題3】用八選一數(shù)據(jù)選擇器實現(xiàn)函數(shù)［解］（1）由函數(shù)式輸入變量個數(shù)確定數(shù)據(jù)選擇器的規(guī)模。因為L（A，B，C）為三變量，可選用74151數(shù)據(jù)選擇器。（2）寫出函數(shù)式的最小項與或表達式，并與數(shù)據(jù)選擇器的輸出式相比較：而Y=m0D0+m1D1+m2D2+m3D3+m4D4+m5D5+m6D6+m7D7比較可得：

D2＝D4＝0

D1＝D3＝D5＝D6＝D7＝1（3）畫出電路圖【例題4】用八選一數(shù)據(jù)選擇器74151實現(xiàn)邏輯函數(shù)

F（A，B，C，D）＝∑（0，2，7，8，13）［解法1］這是用3位選擇輸入的多路開關(guān)實現(xiàn)4變量的函數(shù)發(fā)生器。（1）將A作為數(shù)據(jù)輸入，而B，C，D作為選擇輸入變量，改寫成最小項表達式并與選擇器輸出式相比較：而Y＝m0D0＋m1D1＋m2D2＋m3D3＋m4D4＋m5D5 ＋m6D6＋m7D7比較得：D1＝D3＝D4＝D6＝0

D0＝1

D2＝D7＝A

D5＝A（2）畫出電路圖第九節(jié)全加器一、半加器數(shù)字系統(tǒng)不僅要傳送信息，更重要的是處理數(shù)據(jù)信息，如計算機就要對數(shù)據(jù)進行算術(shù)運算和邏輯運算，其中邏輯運算從廣義來看也是算術(shù)運算，算術(shù)運算和邏輯運算是計算中央處理器CPU的基本功能，這個基本功能由稱之為全加器的組合邏輯電路完成。全加器的基礎是半加器。半加器是不考慮低位進位數(shù)的加法運算部件。加法運算即半加器運算為

0＋0＝0

0＋1＝1

1＋0＝1

1＋1＝0并向高位進一位。其真值表為。真值表邏輯表達式：本位和S的邏輯表達式進位數(shù)C的邏輯表達式C＝AB（1）用與非門實現(xiàn)(2)畫邏輯電路圖（2）用異或門實現(xiàn)2.全加器考慮低位進位數(shù)Cｉ－1的加法運算稱之為全加器，如果被加數(shù)為A＝An、An－1、An－2、…A2、A1，加數(shù)為B＝Bn、Bn－1、Bn－2、…B2、B1，則運算過程可用下面的形式來表示：其中第ｉ位的被加數(shù)Ai和加數(shù)Bi及相鄰低位來的進位Ci－1三者相加，得到本位的和數(shù)Si及向相鄰高位（i＋1）位的進位Ci。1.全加器真值表全加器真值表2.卡諾圖1111AiBiCi-10001111001Si1111AiBi0001111001CiCi-13.全加器邏輯電路圖Ci－1CiSiBiA