ch3 組合邏輯電路

3組合邏輯電路3.1小規(guī)模集成電路構(gòu)成的組合電路3.2中規(guī)模集成電路及其應(yīng)用3.3組合邏輯電路中的競爭和冒險組合邏輯電路的一般框圖Zi=f(X1,X2,…,Xn)(i=1,2,…,m)工作特征:

組合邏輯電路工作特點:在任何時刻，電路的輸出狀態(tài)只取決于同一時刻的輸入狀態(tài)而與電路原來的狀態(tài)無關(guān)。關(guān)于組合邏輯電路結(jié)構(gòu)特征:1、輸出、輸入之間沒有反饋延遲通路，2、不含記憶單元一、組合邏輯電路的特點二、組合電路邏輯功能的表示方法真值表，卡諾圖，邏輯表達式，時間圖(波形圖)三、組合電路分類①

按邏輯功能不同：加法器比較器編碼器譯碼器數(shù)據(jù)選擇器和分配器只讀存儲器②

按開關(guān)元件不同：CMOSTTL③

按集成度不同：SSIMSILSIVLSI3.1小規(guī)模集成電路構(gòu)成的組合電路3.1.1組合電路的分析一、分析方法邏輯圖邏輯表達式化簡真值表說明功能分析目的：①

確定輸入變量不同取值時功能是否滿足要求；③

得到輸出函數(shù)的標(biāo)準(zhǔn)與或表達式，以便用MSI、

LSI實現(xiàn)；④

得到其功能的邏輯描述，以便用于包括該電路的系統(tǒng)分析。②

變換電路的結(jié)構(gòu)形式(如：與或與非-與非)；三、組合邏輯電路的分析舉例[例]分析圖中所示電路的邏輯功能1.表達式2.真值表ABCY000001010011ABCY100101110111110000003.功能判斷輸入信號極性是否相同的電路—符合電路ABC&&≥1[解]例試分析下圖所示組合邏輯電路的邏輯功能。解：1.邏輯表達式X=A2.真值表X=A真值表111011101001110010100000CBAX00001111Y00111100Z01011010這個電路邏輯功能是對輸入的二進制碼求反碼。最高位為符號位，0表示正數(shù)，1表示負(fù)數(shù)，正數(shù)的反碼與原碼相同；負(fù)數(shù)的數(shù)值部分是在原碼的基礎(chǔ)上逐位求反。3.邏輯功能真值表111011101001110010100000ZYXCBA0000111100111100010110103.1.2組合電路的設(shè)計一、設(shè)計方法邏輯抽象列真值表寫表達式化簡或變換畫邏輯圖邏輯抽象：①根據(jù)因果關(guān)系確定輸入、輸出變量②狀態(tài)賦值—用0

和1

表示信號的不同狀態(tài)③根據(jù)功能要求列出真值表

根據(jù)所用元器件(分立元件或集成芯片)的情況將函數(shù)式進行化簡或變換?；喕蜃儞Q：①設(shè)定變量：二、設(shè)計舉例

[例]

設(shè)計一個表決電路，要求輸出信號的電平與三個輸入信號中的多數(shù)電平一致。[解]輸入A、B、C

，輸出Y②狀態(tài)賦值：A、B、C=0表示輸入信號為低電平Y(jié)=0表示

輸入信號中多數(shù)為低電平(1)邏輯抽象A、B、C=1表示

輸入信號為高電平Y(jié)=1表示

輸入信號中多數(shù)為高電平

[例]

設(shè)計一個表決電路，要求輸出信號的電平與三個輸入信號中的多數(shù)電平一致。[解]③列真值表(2)寫輸出表達式并化簡最簡與或式最簡與非-與非式ABCY00000101001110010111011100010111二、設(shè)計舉例二、設(shè)計舉例

[例]

設(shè)計一個表決電路，要求輸出信號的電平與三個輸入信號中的多數(shù)電平一致。[解](3)畫邏輯圖—用與門和或門實現(xiàn)ABYC&&≥1&—用與非門實現(xiàn)&[例]設(shè)計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電路。正常情況下，紅、黃、綠燈只有一個亮，否則視為故障狀態(tài)，發(fā)出報警信號，提醒有關(guān)人員修理。[解](1)邏輯抽象輸入變量：1--亮0--滅輸出變量：R（紅）Y（黃）G（綠）Z（有無故障）1--有0--無列真值表RYGZ00000101001110010111011110010111(2)卡諾圖化簡RYG010001111011111[例]設(shè)計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電路。正常情況下，紅、黃、綠只有一個亮，否則視為故障狀態(tài)，發(fā)出報警信號，提醒有關(guān)人員修理。[解](3)畫邏輯圖&1&&&11≥1RGYZ3.2中規(guī)模集成電路及其應(yīng)用3.2.1編碼器3.2.2譯碼器3.2.3數(shù)據(jù)分配器和數(shù)據(jù)選擇器3.2.4數(shù)值比較器3.2.5加法器3.2.1編碼器（Encoder）編碼：用文字、符號或者數(shù)字表示特定對象的過程（用二進制代碼表示不同事物）二進制編碼器二—十進制編碼器分類：普通編碼器優(yōu)先編碼器2n→n10→4或Y1I1編碼器Y2YmI2In代碼輸出信息輸入編碼器框圖一、二進制編碼器用n

位二進制代碼對N=2n

個信號進行編碼的電路3位二進制編碼器(8線-3線)編碼表函數(shù)式Y(jié)2=I4

+

I5

+

I6+

I7Y1

=I2

+

I3+

I6

+

I7Y0=I1

+

I3+

I5

+

I7輸入輸出

I0I7是一組互相排斥的輸入變量，任何時刻只能有一個端輸入有效信號。輸入輸出00000101001

11001011

101

1

1Y2

Y1

Y0I0I1I2I3I4I5I6I73位二進制編碼器I0I1I6I7Y2Y1Y0I2I4I5I3函數(shù)式邏輯圖—用或門實現(xiàn)—用與非門實現(xiàn)Y0

Y1

Y2≥1≥1≥1I7

I6

I5

I4

I3I2

I1I0

&&&Y0

Y1

Y22.C304普通編碼器

C304是一種CMOS型二-十進制普通編碼器，邏輯圖如圖3.13所示。優(yōu)先編碼：允許幾個信號同時輸入，但只對優(yōu)先級別最高的進行編碼。優(yōu)先順序：I7I0編碼表輸入輸出

I7I6

I5I4

I3

I2I1

I0Y2Y1

Y01

11101

11000

1

101000

11000000

101100000

1010000000

10010000000

1000函數(shù)式3.3位二進制優(yōu)先編碼器輸入輸出為原變量邏輯圖輸入輸出為反變量Y2Y1Y0≥1≥1≥1&&111111111111111I7I6I5I4I3I2I1I08-3線優(yōu)先編碼器74LS148的示意框圖、引腳圖3.集成電路編碼器3.2.2譯碼器（Decoder）編碼的逆過程，將二進制代碼翻譯為原來的含義一、二進制譯碼器(BinaryDecoder)

輸入n位二進制代碼如：2線—4線譯碼器3線—8線譯碼器4線—16線譯碼器A0Y0A1An-1Y1Ym-1二進制譯碼器……輸出m個信號m=2n1.3位二進制譯碼器(3線–8線)真值表函數(shù)式A0Y0A1A2Y1Y73位二進制譯碼器…00000001

000000100000010000001000000100000010000001000000100000000000010100111001011101113線-8線譯碼器邏輯圖000—輸出低電平有效工作原理：11111101&Y7&Y6&Y5&Y4&Y3&Y2&Y1&Y0A2A2A1A1A0A0111111A2A1A0001111101110101011111101111101111100111110111011111111011011011111111011111112.集成3線–8線譯碼器

--74LS138引腳排列圖功能示意圖輸入選通控制端芯片禁止工作芯片正常工作VCC地1324567816151413121110974LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y774LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTAY774HC138(74LS138)集成譯碼器3.二進制譯碼器的級聯(lián)兩片3線–8線4線-16線Y0Y7Y8Y1574LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1高位Y7A0

A1

A2

A3

74LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1低位Y710工作禁止有輸出無輸出1禁止工作無輸出有輸出07815三片3線-8線5線-24線（1）（2）（3）輸出工

禁禁禁

工

禁禁禁

工00011011禁禁禁全為174LS138(1)Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y0Y7Y774LS138(3)Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y16Y7Y2374LS138(2)Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y8Y7Y15A0A1A2A3A4………………1

在譯碼器的輸出端加一個與非門，即可實現(xiàn)給定的組合邏輯函數(shù).試用74LS138譯碼器實現(xiàn)邏輯函數(shù)。若A2=A，A1=B，A0=C，則功能特點：輸出端提供全部最小項電路特點：與門(原變量輸出)與非門(反變量輸出)4.二進制譯碼器的主要特點二、二-十進制譯碼器(Binary-CodedDecimalDecoder)將BCD

碼翻譯成對應(yīng)的十個輸出信號集成4線–10線譯碼器：744274LS42半導(dǎo)體顯示(LED)液晶顯示(LCD)共陽極每字段是一只發(fā)光二極管三、七段顯示譯碼器數(shù)碼顯示器aebcfgdabcdefgR+5VaDCBA+VCC+VCC顯示譯碼器共陽bcdefg00000000001000100101001111001001000110100010101100000110100110001001000100000—低電平驅(qū)動011100011111000000000010010000100共陰極abcdefgR+5VaDCBA+VCC顯示譯碼器共陰bcdefg—高電平驅(qū)動00001111110000100100110000110110100110100010101100111100010011111001011001110110111011111111000011111111111011aebcfgd驅(qū)動共陰極數(shù)碼管的電路—輸出高電平有效abcdefgDCBA≥1≥11≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1111a.74LS48/248顯示譯碼器b.CD4511顯示譯碼器

驅(qū)動共陽極數(shù)碼管的電路DCBAabcdefg—輸出低電平有效&&1&&&&&&&&&&&&&&&&&111&1數(shù)據(jù)傳輸方式0110發(fā)送0110并行傳送0110串行傳送并-串轉(zhuǎn)換：數(shù)據(jù)選擇器串-并轉(zhuǎn)換：數(shù)據(jù)分配器3.2.3數(shù)據(jù)分配器和選擇器接收0110

在發(fā)送端和接收端不需要數(shù)據(jù)并-串或串-并轉(zhuǎn)換裝置，但每位數(shù)據(jù)各占一條傳輸線，當(dāng)傳送數(shù)據(jù)位數(shù)增多時，成本較高，且很難實現(xiàn)。數(shù)據(jù)分配器

(DataDemultiplexer)將

1路輸入數(shù)據(jù)，根據(jù)需要分別傳送到

m個輸出端一、1路-4路數(shù)據(jù)分配器數(shù)據(jù)輸入數(shù)據(jù)輸出選擇控制00011011D0000D0000D0000D&Y0&Y1&Y2&Y31A11A0DDA01路-4路數(shù)據(jù)分配器Y0Y3Y1Y2A1真值表函數(shù)式邏輯圖數(shù)據(jù)選擇器

(DataSelector)能夠從多路數(shù)據(jù)輸入中選擇一路作為輸出的電路一、4選1數(shù)據(jù)選擇器輸入數(shù)據(jù)輸出數(shù)據(jù)選擇控制信號A0Y4選1數(shù)據(jù)選擇器D0D3D1D2A11.邏輯抽象00011011D0D1D2D3D000D0DA1

A0真值表D101D210D311Y

D1D2D32.邏輯表達式一、4選1數(shù)據(jù)選擇器2.邏輯表達式3.邏輯圖1&≥11YA11A0D0D1D2D300011011=D0=D1=D2=D311&111&&&>1YD0D1D2D3A0A1S1000000“與”門被封鎖，選擇器不工作。二、集成數(shù)據(jù)選擇器1.4選1數(shù)據(jù)選擇器7415311&111&&&>1YD0D1D2D3A0A1S01D0000“與”門打開，選擇器工作。由控制端決定選擇哪一路數(shù)據(jù)輸出。選中D00011001)CT74LS153型4選1數(shù)據(jù)選擇器動畫由邏輯圖寫出邏輯表達式CT74LS153功能表使能選通輸出SA0A1Y10000001100110D3D2D1D01SA11D31D21D11D01W地CT74LS153(雙4選1)2D32D22D12D02WA02SUCC15141312111091613245678

多路選擇器廣泛應(yīng)用于多路模擬量的采集及A/D轉(zhuǎn)換器中。用2片CT74LS153多路選擇器選擇8路信號若A2A1A0=010,輸出選中1D2路的數(shù)據(jù)信號。CT74LS153(雙4選1)2D32D22D12D02WA02SUCC1514131211109161SA11D31D21D11D01W地13245678A0A1A21╳

╳

╳二、集成數(shù)據(jù)選擇器2.8選1數(shù)據(jù)選擇器7415174LS1517425174LS251引腳排列圖功能示意圖VCC地1324567816151413121110974LS151D4D5D6D7A0A1A2D3D2D1D0YYSMUXD7A2D0A0A1SYY……禁止使能10000D0

D0

D1

D1

D2

D2

D3

D3

D4

D4

D5

D5

D6

D6

D7

D7

00101001110010111011110

A2A0—地址端D7D0—數(shù)據(jù)輸入端2.集成數(shù)據(jù)選擇器的擴展兩片8選1（74151）16選1數(shù)據(jù)選擇器A2A1A0A3D15D8≥1Y1S74151(2)D7A2D0ENA0A1YY2……D7D074151(1)D7A2D0ENA0A1SYY1……低位高位0

禁止使能070D0

D7

D0

D7

1

使能禁止D8

D15

0D8

D15

0四片8選1（74151）32選1數(shù)據(jù)選擇器1/274LS139SA4A3A2A1A0&Y方法1：74LS139雙2線-4線譯碼器74151(4)D7A2D0ENA0A1S4Y374151(1)D7A2D0ENA0A1D0S1Y074151(2)D7A2D0ENA0A1S2Y174151(3)D7A2D0ENA0A1S3Y2…………D7D8D15D16D23D24D31…………11

1

1

1

07禁止禁止禁止禁止0001

1

1

0

禁止禁止禁止使能

01禁止禁止使能

禁止禁止使能

禁止禁止使能

禁止禁止禁止1011D0

D7

D8

D15

D16

D23

D24

D311

1

0

1

1

0

1

1

0

1

1

1

應(yīng)用:用

MSI實現(xiàn)組合邏輯函數(shù)*

用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)一、基本原理和步驟1.原理：選擇器輸出為標(biāo)準(zhǔn)與或式，含地址變量的全部最小項。例如

而任何組合邏輯函數(shù)都可以表示成為最小項之和的形式，故可用數(shù)據(jù)選擇器實現(xiàn)。4選18選12.基本步驟(1)根據(jù)n=k-1

確定數(shù)據(jù)選擇器的規(guī)模和型號(n

—選擇器地址碼，k

—函數(shù)的變量個數(shù))(2)寫出函數(shù)的標(biāo)準(zhǔn)與或式和選擇器輸出信號表達式(3)對照比較確定選擇器各個輸入變量的表達式(4)根據(jù)采用的數(shù)據(jù)選擇器和求出的表達式畫出連線圖。二、應(yīng)用舉例[例3.5.1]用數(shù)據(jù)選擇器實現(xiàn)函數(shù)[解](2)標(biāo)準(zhǔn)與或式(1)n=k-1=3-1=2可用4選1數(shù)據(jù)選擇器74LS153數(shù)據(jù)選擇器(3)確定輸入變量和地址碼的對應(yīng)關(guān)系令A(yù)1

=A,A0=B則D0=0D1=D2=C

D3=1方法一：FABY1/2

74LS153D3D2D1D0A1A0ST1C(4)畫連線圖[例]用數(shù)據(jù)選擇器實現(xiàn)函數(shù)[解](2)函數(shù)Z的標(biāo)準(zhǔn)與或式8選1(3)確定輸入變量和地址碼的對應(yīng)關(guān)系(1)n=k-1=4-1=3若令A(yù)2=A,A1=B,A0=C(4)畫連線圖則D2=D3=D4=1D0=0用8選1數(shù)據(jù)選擇器

74LS151ZABC1DD1D1=DY74LS151D7D6D5D4D3D2D1D0A2A1A0S*用二進制譯碼器實現(xiàn)組合邏輯函數(shù)一、基本原理與步驟1.基本原理：二進制譯碼器又叫變量譯碼器或最小項譯碼器,它的輸出端提供了其輸入變量的全部最小項。任何一個函數(shù)都可以寫成最小項之和的形式…74LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTAY72.基本步驟(1)選擇集成二進制譯碼器(2)寫函數(shù)的標(biāo)準(zhǔn)與非-與非式(3)確認(rèn)變量和輸入關(guān)系[例]用集成譯碼器實現(xiàn)函數(shù)(1)三個輸入變量，選3線–8線譯碼器

74LS138(2)函數(shù)的標(biāo)準(zhǔn)與非-與非式(4)畫連線圖[解]二、應(yīng)用舉例(4)畫連線圖(3)確認(rèn)變量和輸入關(guān)系令[解]則74LS138Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTA&ZABC1在輸出端需增加一個與非門[例]

用集成譯碼器實現(xiàn)函數(shù)選3線–8線譯碼器74LS1383.2.2數(shù)值比較器（DigitalComparator）一、1位數(shù)值比較器00011011010001100010真值表函數(shù)式邏輯圖—用與非門和非門實現(xiàn)AiBiLiGiMiLi(A>B)Gi(A=B)Mi(A<B)=Ai⊙Bi1位比較器AiBiAi&1&1&BiMiGiLi二、4位數(shù)值比較器A=A3A2A1A0A>BL=1A=BM=1A<BG=1真值表比較輸入輸出A3

B3A2

B2A1

B1A0B0

LGM>100=>100==>100===>100====010<001=<001==<001===<001B=B3B2B1B0LGM4位數(shù)值比較器A3B3A2B2

A1B1A0B0&&1&1&&1&1&&1&1&≥1

≥1&1&1&≥1

≥1

MLGA2A1B3A3B2B1B0≥1

A0G=(A3⊙B3)(A2⊙B2)(A1⊙B1)(A0⊙B0)4位數(shù)值比較器M=A3B3+(A3⊙B3)A2B2+(A3⊙B3)(A2⊙B2)A1B1+

(A3⊙B3)(A2⊙B2)(A1⊙B1)A0B0L=M+G1位數(shù)值比較器AiMiBiAi⊙BiAiBiLiGiAiBi&1&1&比較輸入級聯(lián)輸入輸出A3B3A2B2A1B1A0B0A<BA=BA>BFA<BFA=BFA>B>001=>001==>001===>001====001001====010010====100100<100=<1004位集成數(shù)值比較器的真值表級聯(lián)輸入：供擴展使用，一般接低位芯片的比較輸出，即接低位芯片的FA<B

、FA=B

、FA>B

。擴展：級聯(lián)輸入

集成數(shù)值比較器

74LS85(TTL)

兩片4位數(shù)值比較器74LS85

A<BA=BA>B74LS85

A<BA=BA>BVCCA3

B2

A2

A1

B1

A0

B0B3

A<BA=BA>B

FA>BFA=BFA<B地12345678161514131211109748574LS85比較輸出1→8位數(shù)值比較器低位比較結(jié)果高位比較結(jié)果

FA<B

FA=B

FA>B

FA<B

FA=BFA>BB7

A7

B6

A6

B5

A5

B4

A4B3

A3

B2

A2

B1

A1

B0

A0CMOS芯片設(shè)置A>B只是為了電路對稱，不起判斷作用B7

A7

B6

A6

B5

A5

B4

A4

FA<BFA=BFA>BCC14585

A<BA=BA>BB3

A3

B2

A2

B1

A1

B0

A0

FA<BFA=BFA>BCC14585

A<BA=BA>B

集成數(shù)值比較器CC15485(CMOS)擴展：

兩片4位→8位VDDA3

B3

FA>B

FA<B

B0

A0

B1B2

A2

FA=BA>BA<BA=BA1VSS12345678161514131211109CC14585

C6631低位比較結(jié)果高位比較結(jié)果13.2.5加法與減法運算加法器一、半加器和全加器1.半加器（HalfAdder）兩個

1位二進制數(shù)相加不考慮低位進位。0001101100101001真值表函數(shù)式Ai+Bi=Si

(和)Ci(進位)邏輯圖曾用符號國標(biāo)符號半加器（HalfAdder）Si&AiBi=1CiΣCOSiAiBiCiHASiAiBiCi函數(shù)式2.全加器（FullAdder）兩個

1位二進制數(shù)相加，考慮低位進位。Ai+Bi

+Ci-1(低位進位)

=Si

(和)

Ci

(向高位進位)1011---A1110---B+---低位進位100101111真值表標(biāo)準(zhǔn)與或式ABCi-1000001010011100101110111SiCiABCi-1SiCi0010100110010111---S高位進位←0卡諾圖全加器（FullAdder）ABC01000111101111SiABC01000111101111Ci圈

“0

”最簡與或式圈

“1

”邏輯圖(a)用與門、或門和非門實現(xiàn)曾用符號國標(biāo)符號ΣCOCISiAiBiCi-1CiFASiAiBiCi-1Ci&&&&&&&≥1111AiSiCiBiCi-1≥1(b)用與或非門和非門實現(xiàn)&≥1&≥1111CiSiAiBiCi-1*用集成譯碼器設(shè)計一個全加器。(1)選擇譯碼器：[解]ΣCOCISiAiBiCi-1Ci全加器的符號如圖所示選3線–8線譯碼器74LS138(2)寫出函數(shù)的標(biāo)準(zhǔn)與非-與非式*

用集成譯碼器設(shè)計一個全加器。[解]ΣCOCISiAiBiCi-1Ci(2)函數(shù)的標(biāo)準(zhǔn)與非-與非式選3線–8線譯碼器74LS13874LS138Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTA1(3)確認(rèn)表達式AiBiCi-1(4)畫連線圖&Ci&Si3.集成全加器TTL：74LS183CMOS：C661雙全加器74LS183VCC2Ai2Bi

2Ci-12Ci2Si

VCC2A2B2CIn

2COn+12F1A1B1CIn1FGND1Ai1Bi1Ci-11Si地1Ci1234567141312111098C661VDD2Ai2Bi

2Ci-11Ci1Si

2Si

1Ci-12Ci

1Ai1Bi

VSS二、加法器（Adder）實現(xiàn)多位二進制數(shù)相加的電路1.4位串行進位加法器特點：電路簡單，連接方便速度低=4tpdtpd

—1位全加器的平均傳輸延遲時間C0S0B0A0C0-1COSCIC1S1B1A1COSCIC2S2B2A2COSCIC3S3B3A3COSCI2.超前進位加法器

作加法運算時，總進位信號由輸入二進制數(shù)直接產(chǎn)生?！攸c優(yōu)點：速度快缺點：電路比較復(fù)雜邏輯結(jié)構(gòu)示意圖集成芯片CMOS：CC4008TTL：7428374LS283超前進位電路ΣS3ΣS2ΣS1ΣS0C3A3B3A2B2A1B1A0B0C0-1CICICICI三.減法運算

在實際應(yīng)用中，通常是將減法運算變?yōu)榧臃ㄟ\算來處理，即采用加補碼的方法完成減法運算。若n位二進制的原碼為N原，則與它相對應(yīng)的2的補碼為

N補=2N

N原

設(shè)兩個數(shù)A、B相減，利用以上兩式可得A

B=A+B補2n=A+B反+12n補碼與反碼的關(guān)系式

N補=N反+11）AB

0的情況。2）AB

<0的情況。

結(jié)果表明，在A–B

0時，如加補進位信號為1，所得的差就是差的原碼。在A–B

<0時，如加補的進位信號為0，所得的差是差絕對值的補碼。A=0101，B=0001A=0001，B=010110100

01100

0110輸出為原碼的4位減法運算邏輯圖1.競爭冒險現(xiàn)象及其危害

當(dāng)信號通過導(dǎo)線和門電路時，將產(chǎn)生時間延遲。因此，同一個門的一組輸入信號，由于它們在此前通過不同數(shù)目的門，經(jīng)過不同長度導(dǎo)線的傳輸，到達門輸入端的時間會有先有后，這種現(xiàn)象稱為競爭。

邏輯門因輸入端的競爭而導(dǎo)致輸出產(chǎn)生不應(yīng)有的尖峰干擾脈沖的現(xiàn)象，稱為冒險。可能導(dǎo)致錯誤動作3.3

組合邏輯電路中的競爭冒險3.3.1

競爭冒險及產(chǎn)生原因2.競爭冒險的產(chǎn)生原因負(fù)尖峰脈沖冒險舉例

可見，在組合邏輯電路中，當(dāng)一個門電路(如G2)輸入兩個向相反方向變化的互補信號時，則在輸出端可能會產(chǎn)生尖峰干擾脈沖。正尖峰脈沖冒險舉例G2G1AYY=A+AA理想考慮門延時AY11AY1tpdG2G1AYY=A·AA理想考慮門延時Y0AAY1tpd

一個變量以原變量和反變量出現(xiàn)在邏輯函數(shù)F中時，則該變量是具有競爭條件的變量。如果消去其他變量（令其他變量為0或1），留下具有競爭條件的變量，①若函數(shù)出現(xiàn)則產(chǎn)生負(fù)的尖峰脈沖的冒險現(xiàn)象，－－“0”型冒險；②若函數(shù)出現(xiàn)則產(chǎn)生正的尖峰脈沖的冒險現(xiàn)象，－－“1”型冒險。

3.3.2競爭－冒險現(xiàn)象的判斷方法1.代數(shù)法例：用代數(shù)識別法檢查競爭冒險現(xiàn)象。解：A是具有競爭條件的變量。例：用代數(shù)識別法判斷電路是否存在冒險現(xiàn)象。解：A和C是具有競爭條件的變量。

變量C不存在冒險現(xiàn)象。

如果兩卡諾圈相切，而相切處又未被其它卡諾圈包圍，則可能發(fā)生冒險現(xiàn)象。如圖，圖上兩卡諾圈相切，當(dāng)輸入變量ABC由011變?yōu)?11時，Y從一個卡諾圈進入另一個卡諾圈，若把圈外函數(shù)值視為0，則函數(shù)值可能按1-0-1

變化，從而出現(xiàn)毛刺。2.卡諾圖法ABC0100011110Y11113.3.3消除競爭冒險的方法1.發(fā)現(xiàn)并消除互補變量

A

B

C

1

&

F

B=C=0時

為消掉AA，變換邏輯函數(shù)式為

))((CABAF++=可能出現(xiàn)競爭冒險。AAF=BCBAACF++=2.

增加冗余（乘積）項,避免互補項相加

，

當(dāng)A=B=1時，根據(jù)邏輯表達式有CBACF+=當(dāng)A=B=1時CBACF+=CBACF+=+ABCCF+=AB

0

1

A

0

0

0

1