FPGA乘法器畢業(yè)設(shè)計開題報告

畢業(yè)設(shè)計開題報告學生姓名：XXX學號：專業(yè)：電子信息科學與技術(shù)設(shè)計題目：基于FPGA的乘法器的設(shè)計班級：指導教師：XXX2010年3月26日畢業(yè)設(shè)計開題報告本課題的研究意義，國內(nèi)外研究現(xiàn)狀、水平和發(fā)展趨勢研究意義隨著科技，信息化的快速發(fā)展。乘法器，它已經(jīng)是現(xiàn)代計算機中必不可少的一部分?；趂pga的數(shù)字乘法器具有一般模擬乘法器所不能比擬的精確、可靠性高、速度快等優(yōu)點，在通信系統(tǒng)中的應(yīng)用非常廣泛，尤其是在調(diào)制解調(diào)過程中，因此設(shè)計一種符合要求的高性能數(shù)字乘法器就顯得尤為重要。乘法器是硬核處理器、DSP、濾波器、高性能微控制器等器件中重要的運算部件之一。它能夠提供強大的數(shù)學運算以進行實時性信號處理。同時，高性能乘法除了直接用于運算單元外還在圖像、語音、加密等信號處理領(lǐng)域扮演著非常重要的角色。通常的乘法計算方法是添加和位移的算法。在并行乘法器當中，相加的部分乘積的數(shù)量是主要的參數(shù)。它決定了乘法器的性能。設(shè)計基于FPGA的乘法器的結(jié)構(gòu)將大大大改善整個處理器系統(tǒng)的速度、面積和功耗等性能指標。在通信與信號處理系統(tǒng)中，乘法器是數(shù)字運算的重要單元，高性能乘法器是完成稿性能實時數(shù)據(jù)和處理的關(guān)鍵，隨著FPGA技術(shù)的發(fā)展，F(xiàn)PGA以其高度的靈活性和正在越來越多的替代ASIC和DSP用于信號處理的運算，然而常見的FPGA芯片一般不具有現(xiàn)成的乘法運算單元，因而研究基于FPGA的乘法器的設(shè)計具有非常重要的意義。國內(nèi)外研究現(xiàn)狀：乘法器在當今數(shù)字信號處理以及其他諸多應(yīng)用領(lǐng)域中起著十分重要的作用。乘法器作為高性能微處理器，特別是數(shù)字信號處理器的關(guān)鍵組成部件，一直是研究的熱點。乘法運算一般可以分成三個階段，第一階段是部分積陣列的產(chǎn)生，第二階段是部分積的壓縮處理，最后階段是利用快速進位傳遞加法器得出乘法運算結(jié)果。當今，半導體市場格局已成三足鼎立之勢，F(xiàn)PGA,ASIC和ASSP三分天下。市場統(tǒng)計數(shù)據(jù)表明，F(xiàn)PGA已經(jīng)逐步侵蝕ASIC和ASSP的傳統(tǒng)市場，并處于快速增長階段。FPGA具有可重復編程、隨時修改等獨特優(yōu)點，就與FPGA的乘法器只需在FPGA開發(fā)系統(tǒng)上進行編程、修改，對小批量生產(chǎn)企鵝品種多的ASIC電路尤為方便，在產(chǎn)品競爭中可捷足先登，搶先占領(lǐng)市場，這在目前市場競爭越來越激烈，新產(chǎn)品說我不斷涌現(xiàn)的市場經(jīng)濟下是極為有利的，也是FPGA得到迅速發(fā)展的重要因素。發(fā)展趨勢：隨著科學技術(shù)的發(fā)展，許多研究人員已經(jīng)開始試圖設(shè)計一類擁有更高速率和低功耗，布局規(guī)律占用面積小，集成度高的乘法器。這樣，就能讓它們更加適用于高速率，低功耗的大規(guī)模集成電路的應(yīng)用當中。FPGA不斷向高集成度、大容量、高速、低功耗、低價位的方向發(fā)展，目前最高水平的FPGA已采用65nm、11層銅布線，規(guī)模已達到330000個邏輯單元（可編程邏輯門約660萬門）和1200個用戶I/O,速度已達到550MHz。FPGA發(fā)展另一個值得注意的方向是IP的利用和可編程系統(tǒng)集成。開發(fā)工具：課題的開發(fā)主要應(yīng)用FPGA技術(shù)ISE、ModelSim、ChipScopePro軟件XUPVirtex-IIPro開發(fā)系統(tǒng)一套畢業(yè)設(shè)計開題報告本課題的基本內(nèi)容，預計可能遇到的困難，提出解決問題的方法和措施基本內(nèi)容：本文介紹基于FPGA的乘法器的設(shè)計。說明了乘法器設(shè)計原理方法。從原理上來說它屬于組合邏輯電路范疇，但是從工程實際設(shè)計上來說，它往往是利用時序邏輯設(shè)計的方法來實現(xiàn)，屬于時序邏輯設(shè)計范疇。所以它的設(shè)計方法也有兩種:組合邏輯設(shè)計方法和時序邏輯設(shè)計方法。本次實驗中我們就利用時序邏輯設(shè)計方法來設(shè)計一個16位乘法器。本文中的被乘數(shù)和乘數(shù)都是無符號的整數(shù)，對于有符號數(shù)的乘法，可以將符號與數(shù)據(jù)絕對值分開處理，即絕對值相乘，符號異或。并對乘法器進行軟件實現(xiàn)和時序仿真。內(nèi)容提綱：前言部分：概述FPGA器件的應(yīng)用狀況和發(fā)展趨勢第一章：FPGA簡介1.1FPGA的結(jié)構(gòu)、優(yōu)點1.2基于FPGA的數(shù)字系統(tǒng)設(shè)計流程1.3基于FPGA的數(shù)字調(diào)試系統(tǒng)、調(diào)試方法1.4實驗平臺開發(fā)選擇、介紹第二章：乘法器2.1乘法器應(yīng)用場合2.2乘法器算法原理2.3乘法器結(jié)構(gòu)2.4乘法器的各種設(shè)計方法分析第三章：基于FPGA的乘法器設(shè)計方案3.1時序乘法器算法原理3.2乘法器設(shè)計結(jié)構(gòu)3.3乘法器設(shè)計流程3.4編寫16*16位無符號數(shù)時序乘法器的VerilogHDL代碼第四章：FPGA時序乘法器設(shè)計實現(xiàn)及仿真4.1編寫乘法器測試代碼4.2用ModelSim進行功能仿真4.3對時序乘法器進行工程綜合、實現(xiàn)，并生成仿真文件4.4用ModelSim進行時序仿真4.5記錄仿真波形并分析預計可能遇到的困難：做加法運算期間,輸出端口信號不穩(wěn)定,主要是組合邏輯電路缺乏時鐘信號,電路不能采集到有效的時間作為觸發(fā)條件。解決方法：采用時序設(shè)計方法實現(xiàn)的乘法器,在引入流水線結(jié)構(gòu)后,能夠克服上述缺點,并減少了資源的開銷。本課題擬采用的研究手段（途徑）和可行性分析本課題采用基于FPGA的乘法器的設(shè)計，以16*16無符號數(shù)時序乘法器為例進行研究。統(tǒng)上數(shù)字信號處理的構(gòu)建在較低速率要求下都是通過專用的DSP來實現(xiàn)的，如果速率高的話，就要使用專用的DSP或者ASIC才能完成。隨著FPGA的迅速發(fā)展，數(shù)字信號處理系統(tǒng)的構(gòu)建又多了一種選擇方案。FPGA是一款半定制集成電路芯片，只需對它編程就能實現(xiàn)設(shè)計的功能，而且