電子教案soc設(shè)計(jì)方法與實(shí)現(xiàn)-課件第9章

第九章SoC功能驗(yàn)證郭煒魏繼增郭箏謝憬內(nèi)容大綱功能驗(yàn)證概述功能驗(yàn)證方法與驗(yàn)證規(guī)劃系統(tǒng)級功能驗(yàn)證仿真驗(yàn)證自動化形式驗(yàn)證基于斷言的驗(yàn)證內(nèi)容大綱功能驗(yàn)證概述功能驗(yàn)證方法與驗(yàn)證規(guī)劃系統(tǒng)級功能驗(yàn)證仿真驗(yàn)證自動化形式驗(yàn)證基于斷言的驗(yàn)證隨著設(shè)計(jì)的進(jìn)行，越接近最后的產(chǎn)品，修正一個(gè)設(shè)計(jì)缺陷的成本就會越高不同設(shè)計(jì)階段修正一個(gè)設(shè)計(jì)缺陷所需費(fèi)用示意圖驗(yàn)證的概念在IC設(shè)計(jì)與制造領(lǐng)域，通常所說的驗(yàn)證（Verification）和測試（Test）是兩種不同的事驗(yàn)證在設(shè)計(jì)過程中確認(rèn)所設(shè)計(jì)的正確性通過軟件仿真、硬件模擬和形式驗(yàn)證等方法進(jìn)行在流片之前要做的。測試檢測芯片是否存在制造或封裝過程中產(chǎn)生的缺陷。采用測試設(shè)備進(jìn)行檢查功能驗(yàn)證功能驗(yàn)證一般是指設(shè)計(jì)者通過各種方法比較設(shè)計(jì)完成的電路和設(shè)計(jì)文檔規(guī)定的功能是否一致，保證邏輯設(shè)計(jì)的正確性。通常不包括面積、功耗等硬件實(shí)現(xiàn)的性能檢測SoC功能驗(yàn)證的挑戰(zhàn)系統(tǒng)復(fù)雜性提高增加驗(yàn)證難度設(shè)計(jì)層次提高增加了驗(yàn)證工作量發(fā)展趨勢：內(nèi)容大綱功能驗(yàn)證概述功能驗(yàn)證方法與驗(yàn)證規(guī)劃系統(tǒng)級功能驗(yàn)證仿真驗(yàn)證自動化形式驗(yàn)證基于斷言的驗(yàn)證仿真為基本出發(fā)點(diǎn)的功能驗(yàn)證方法功能驗(yàn)證開發(fā)流程制訂驗(yàn)證計(jì)劃功能驗(yàn)證需求激勵產(chǎn)生策略結(jié)果檢測策略驗(yàn)證開發(fā)提高驗(yàn)證的效率內(nèi)容大綱功能驗(yàn)證概述功能驗(yàn)證方法與驗(yàn)證規(guī)劃系統(tǒng)級功能驗(yàn)證仿真驗(yàn)證自動化形式驗(yàn)證基于斷言的驗(yàn)證系統(tǒng)級功能驗(yàn)證行為級功能驗(yàn)證測試數(shù)據(jù)控制流，包括初始化和關(guān)閉I/O設(shè)備、驗(yàn)證軟件功能、與外界的通信，等等性能驗(yàn)證通過性能驗(yàn)證可以使設(shè)計(jì)者清楚地知道整個(gè)系統(tǒng)的工作速度、功耗等性能方面的指標(biāo)。協(xié)議驗(yàn)證根據(jù)總線協(xié)議對各個(gè)模塊的接口部分進(jìn)行驗(yàn)證系統(tǒng)級驗(yàn)證系統(tǒng)級的測試平臺邊界條件設(shè)計(jì)的不連續(xù)處出錯的條件極限情況系統(tǒng)級的測試平臺標(biāo)準(zhǔn)性能指標(biāo)覆蓋率指標(biāo)內(nèi)容大綱功能驗(yàn)證概述功能驗(yàn)證方法與驗(yàn)證規(guī)劃系統(tǒng)級功能驗(yàn)證仿真驗(yàn)證自動化形式驗(yàn)證基于斷言的驗(yàn)證仿真驗(yàn)證平臺激勵的生成直接測試激勵：檢測到測試者所希望檢測到的系統(tǒng)缺陷可以快速、準(zhǔn)確地產(chǎn)生大量的與實(shí)際應(yīng)用一致的輸入向量隨機(jī)測試激勵：檢測到測試者沒有想到的一些系統(tǒng)缺陷帶約束的隨機(jī)測試激勵是指在產(chǎn)生隨機(jī)測試向量時(shí)施加一定的約束，使所產(chǎn)生的隨機(jī)測試向量滿足一定的設(shè)計(jì)規(guī)則。帶約束的隨機(jī)激勵生成的例子x1和x2為系統(tǒng)的兩個(gè)輸入，它們經(jīng)過獨(dú)熱碼編碼器編碼之后產(chǎn)生與被驗(yàn)證設(shè)計(jì)（DUV）直接相連的輸入輸入約束：in[0]+in[1]+in[2]<=1這樣產(chǎn)生的隨機(jī)向量就可以保證它們的合法性用SystemVerilog語言寫的帶約束隨機(jī)激勵生成例子輸入data的數(shù)量限制在1～1000programautomatictest;

//defineconstraintclassTransaction;

randbit[31:0]src,dst,data[];//Dynamicarray

randcbit[2:0]kind;

//Cyclethroughallkinds

constraintc_len

{

data.size

inside{[1:1000]};}//LimitarraysizeEndclass//instantiationTransactiontr;

//startrandomvectorgenerationinitialbegintr=new();

if(!tr.randomize())$finish;transmit(tr);endendprogram響應(yīng)的檢查可視化的波形檢查：直觀，但不適用于復(fù)雜系統(tǒng)設(shè)計(jì)自動比對檢查：通過相應(yīng)的檢測模型或驗(yàn)證模型來自動完成輸出結(jié)果的比對覆蓋率的檢測覆蓋率數(shù)據(jù)通常是在多個(gè)仿真中收集的覆蓋率的模型由針對結(jié)構(gòu)覆蓋率（StructuralCoverage）和功能覆蓋率（FunctionalCoverage）兩種目標(biāo)而定義的模型所組成?？杉?xì)化為：限狀態(tài)機(jī)覆蓋率（FSMCoverage）表達(dá)式覆蓋率（ExpressionCoverage）交叉覆蓋率（CrossCoverage）斷言覆蓋率（AssertionCoverage）用SystemVerilog語言寫的覆蓋率檢測的例子programautomatictest(busifc.TBifc);classTransaction;

randbit[31:0]src,dst,data;

randenum{MemRd,MemWr,CsrRd,CsrWr,

IoRd,IoWr,Intr,Nop}

kind;

endclass

covergroupCovKind;

coverpointtr.kind;//Measurecoverage

endgroup

Transactiontr=new();//Instantiatetransaction

CovKind

ck=new(); //Instantiategroup

initialbegin

repeat(32)begin//Runafewcycles

if(!tr.randomize())$finish;

ifc.cb.kind<=tr.kind;//transmittransaction

ifc.cb.data<=tr.data;//intointerface

ck.sample();//Gathercoverage

@ifc.cb;//Waitacycle

end

endendprogram內(nèi)容大綱功能驗(yàn)證概述功能驗(yàn)證方法與驗(yàn)證規(guī)劃系統(tǒng)級功能驗(yàn)證仿真驗(yàn)證自動化形式驗(yàn)證基于斷言的驗(yàn)證形式驗(yàn)證形式驗(yàn)證（FormalVerification）靜態(tài)形式驗(yàn)證（StaticFormalVerification）和半形式驗(yàn)證（Semi-FormalVerification）靜態(tài)形式驗(yàn)證不需要施加激勵，也不需要通過仿真來驗(yàn)證。目前，SoC設(shè)計(jì)中常用的靜態(tài)形式驗(yàn)證方法是相等性檢查。半形式驗(yàn)證是一種混合了仿真技術(shù)與形式驗(yàn)證技術(shù)的方法。常用的半形式驗(yàn)證是混合屬性檢查或模型檢查，它將形式驗(yàn)證的完整性與仿真的速度、靈活性相結(jié)合。靜態(tài)形式驗(yàn)證相等性檢查（EquivalentCheck）對設(shè)計(jì)進(jìn)行覆蓋率100％的快速驗(yàn)證主要是檢查組合邏輯的功能相等性不需要測試平臺和測試矢量，不需要進(jìn)行仿真可用于比較RTL與RTL、RTL與門級、門級與門級的功能相等性，被廣泛應(yīng)用于版圖提取的網(wǎng)表與RTL代碼比較，特別是做完ECO后要進(jìn)行網(wǎng)表和修改后的RTL的相等性檢查。半形式驗(yàn)證半形式驗(yàn)證（Semi-FormalVerification）仿真和形式驗(yàn)證形結(jié)合，如混合模型檢查（ModelChecking）或?qū)傩詸z查（PropertyChecking）的方法。內(nèi)容大綱功能驗(yàn)證概述功能驗(yàn)證方法與驗(yàn)證規(guī)劃系統(tǒng)級功能驗(yàn)證仿真驗(yàn)證自動化形式驗(yàn)證基于斷言的驗(yàn)證基于斷言的驗(yàn)證仿真驗(yàn)證面臨的問題：可觀測性和可控制性合適的輸入矢量能夠激活錯誤錯誤要能夠以某種預(yù)期的形式輸出采用斷言描述設(shè)計(jì)的行為，在仿真時(shí)起到監(jiān)控作用，當(dāng)監(jiān)控的屬性出現(xiàn)錯誤時(shí)，立刻觸發(fā)錯誤的產(chǎn)生，增加了設(shè)計(jì)在仿真時(shí)的可觀測性問題。也可以用在形式屬性檢查中作為要驗(yàn)證的屬性。屬性檢查（PropertyCheck）時(shí)，是對整個(gè)狀態(tài)空間進(jìn)行搜索，能夠控制到每一個(gè)信號并能指出錯誤的具體位置，解決了設(shè)計(jì)驗(yàn)證時(shí)的可控制性和可觀察性問題。驗(yàn)證實(shí)現(xiàn)所花費(fèi)的時(shí)間與驗(yàn)證的質(zhì)量斷言的作用斷言的作用斷言語言及工具的使用斷言語言CorSystemCSystemVerilogAssertion(SVA)PropertySpecificationLanguage(PSL)(IBM,basedonSugar)OpenVerificationLibrary(OVL)Verilog,VHDLSVA（SystemVerilogAssertion）例子用Verilog實(shí)現(xiàn)的檢查器：always@(posedgeA)begin

repeat(1)@(posedgeclk);fork:A_to_Bbegin@(posedgeB)$display(“SUCCESS:Barrivedintime\n”,$time);disableA_to_B;endbeginrepeat(1)@(posedgeclk)@(posedgeB)display(“SUCCESS:Barrivedintime\n”,$time);disableA_to_B;endbeginrepeat(2)@(posedgecl