數(shù)字邏輯電路第六章cpld實(shí)驗(yàn)_第1頁(yè)
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1、/4位二進(jìn)制可逆計(jì)數(shù)器 異步清零Counter_UandD.vmodule Counter_UandD(Q,Co,Bo,nCR,CP,S1,S0,Din); parameter Width=4;input nCR,CP;inputWidth-1:0Din;input S1,S0;outputWidth-1:0 Q; reg Width-1:0 Q; output Co,Bo;wire Co,Bo;always(posedge CP or negedge nCR)begin if(nCR) Q=4b0;else case(S1,S0) 2b00:Q=Din;2b01:Q=Q+1;2b10:Q=Q

2、-1;2b11:Q=Q;endcaseendassign Co=&Q;/當(dāng)狀態(tài)全為1時(shí)，Co=1;當(dāng)狀態(tài)全為0時(shí)，Bo=1assign Bo=|Q;endmoduleVar_Counter.v/變模計(jì)數(shù)器module Var_Counter(CP,nCR,EN,S,T,Q); input CP,nCR,EN,S,T;output3:0 Q;reg3:0 Q;always(posedge CP or negedge nCR)begin if(nCR) Q=4d4) Q=4d0;/M=5 else Q=4d7) Q=4d0;/M=8 else Q=4d9) Q=4d0;/M=10 else Q=4

3、d11) Q=4d0;/M=12 else Q=Q+1d1; endcase end else Q=Q; /EN=0時(shí)，保持狀態(tài)不變。endendmoduleseqdetector.v/ 0101序列檢測(cè)器module seqdetector(Sin,CP,CR,Out); input Sin,CP,CR; output Out; reg Out; reg1:0 current_state,next_state; 。/reg類型數(shù)據(jù)的缺省初始值為不定值x。 parameter S0=2b00,S1=2b01,S2=2b10,S3=2b11; /狀態(tài)分配 always(posedge CP) begin if(CR) current_state=S0; /同步清零，置初態(tài) else current_state9)|(B9) begin S=5d0;ERR=1b1;end else begin S=A+B+CI; ERR=1b0; end always(S or ERR) case(ERR) 1b0:if(S=4d10) begin SumH=4d0;SumL=S3:0;end else begin SumH=4d1;Su

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