汽車尾燈控制電路設(shè)計(jì)綜述

1、1、EDA技術(shù)發(fā)展及介紹1.1EDA技術(shù)的介紹EDA是電子設(shè)計(jì)自動(dòng)化（ElectronicDesignAutomation）縮寫，是90年代初從CAD（計(jì)算機(jī)輔助設(shè)計(jì)）、CAM（計(jì)算機(jī)輔助制造）、CAT（計(jì)算機(jī)輔助測(cè)試）和CAE（計(jì)算機(jī)輔助工程）的看法發(fā)展而來的。EDA技術(shù)是以計(jì)算機(jī)為工具，依據(jù)硬件描述語言HDLHardwareDescriptionlanguage）完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡(jiǎn)、切割、綜合及優(yōu)化、布局布線、仿真以及對(duì)于特定目標(biāo)芯片的適配編譯和編程下載等工作。硬件描述語言HDL是相對(duì)于一般的計(jì)算機(jī)軟件語言，如：C、PASCAL而言的。HDL語言使用與設(shè)計(jì)硬件電子系統(tǒng)

2、的計(jì)算機(jī)語言，它能描述電子系統(tǒng)的邏輯功能、電路構(gòu)造和連接方式。設(shè)計(jì)者可利用HDL程序來描述所希望的電路系統(tǒng)，規(guī)定器件構(gòu)造特色和電路的行為方式；而后利用綜合器和適配器將此程序編程能控制FPGA和CPLD內(nèi)部構(gòu)造，并實(shí)現(xiàn)相應(yīng)邏輯功能的的門級(jí)或更基層的構(gòu)造網(wǎng)表文件或下載文件。目前，就FPGA/CPLD開發(fā)來說，比較常用和流行的HDL主要有ABEL-HDL、AHDL和VHDL。1.2EDA技術(shù)的發(fā)展可將EDA技術(shù)分為三個(gè)階段。1）七十年代為CAD階段，人們開始用計(jì)算機(jī)輔助進(jìn)行IC領(lǐng)土編寫、PCB布局布線，代替了手工操作，產(chǎn)生了計(jì)算機(jī)輔助設(shè)計(jì)的看法。2）八十年代為CAE階段，與CAD對(duì)比，除了純粹的圖形

3、繪制功能外，又增添了電路功能設(shè)計(jì)和構(gòu)造設(shè)計(jì)，并且經(jīng)過電氣連接網(wǎng)絡(luò)表將二者結(jié)合在一起，實(shí)現(xiàn)了工程設(shè)計(jì)，這就是計(jì)算機(jī)輔助工程的看法。CAE的主要功能是：原理圖輸入，邏輯仿真，電路分析，自動(dòng)布局布線，PCB后分析。3）九十年代為ESDA階段，盡管CAD/CAE技術(shù)獲得了巨大的成功，但并無把人從深重的設(shè)計(jì)工作中完全解放出來。在整個(gè)設(shè)計(jì)過程中，自動(dòng)化和智能化程度還不高，各種EDA軟件界面千差萬別，學(xué)習(xí)使用困難，并且互不兼容，直接影響到設(shè)計(jì)環(huán)節(jié)間的1連接?；谝陨喜蛔悖藗冮_始追求：貫徹整個(gè)設(shè)計(jì)過程的自動(dòng)化，這就是ESDA即電子系統(tǒng)設(shè)計(jì)自動(dòng)化。1.3EDA技術(shù)的發(fā)展趨向目前的EDA家產(chǎn)正處在一場(chǎng)大改革的前

4、夜，對(duì)更低成本、更低功耗的無止境追乞降愈來愈短的產(chǎn)品上市壓力正迫使IC供應(yīng)商供應(yīng)采納0.13m或以下的千萬門級(jí)的系統(tǒng)芯片，而這些系統(tǒng)芯片的高復(fù)雜性設(shè)計(jì)更加依賴于EDA供應(yīng)商供應(yīng)嶄新的設(shè)計(jì)工具和方法以實(shí)現(xiàn)模擬前后端、混雜信號(hào)和數(shù)字電路的完好整合?？墒?，這些新的需求為今世EDA工具和設(shè)計(jì)方法帶來了許多新的挑戰(zhàn)與機(jī)遇。比方，如何在工藝上防范模擬電路與數(shù)字電路之間的攪亂；現(xiàn)有的大部份EDA工具最多只好辦理百萬門級(jí)設(shè)計(jì)規(guī)模，跟著IC設(shè)計(jì)向千萬門級(jí)以上規(guī)模發(fā)展，現(xiàn)有EDA工具和方法一定進(jìn)行升級(jí)。如何交融各EDA供應(yīng)商的工具，以便向IC設(shè)計(jì)界供應(yīng)更高效能和更方便的RTL-to-GDSII或Conc-ept-

5、to-GDSII整合設(shè)計(jì)環(huán)境；為保證深亞微米(0.13m或以下)和更低內(nèi)核工作電壓(1.8V或以下)時(shí)代的信號(hào)完好性和設(shè)計(jì)時(shí)序收斂，一定采納新的設(shè)計(jì)方法。半導(dǎo)體工藝的每一次躍升都促使EDA工具改變自己，以適應(yīng)工藝的發(fā)展；反過來EDA工具的進(jìn)步又推進(jìn)設(shè)計(jì)技術(shù)的發(fā)展?？梢哉fEDA工具是IC設(shè)計(jì)家產(chǎn)的背后推手。系統(tǒng)芯片（SOC）正在迅速地進(jìn)入主流產(chǎn)品的行列。由此引起的“芯片就等于整機(jī)”的現(xiàn)象，將對(duì)整個(gè)電子家產(chǎn)形成重要的沖擊。各種跡象表示，整個(gè)電子家產(chǎn)正在醞釀著一場(chǎng)深刻的家產(chǎn)重組，這將為好多新興的企業(yè)供應(yīng)進(jìn)入這一行業(yè)的最正確。22、整體方案設(shè)計(jì)2.1設(shè)計(jì)內(nèi)容要求設(shè)計(jì)一個(gè)汽車尾燈控制電路，汽車尾部左右雙

6、側(cè)各有3個(gè)指示燈(用發(fā)光二極管模擬)，當(dāng)在汽車正常運(yùn)轉(zhuǎn)時(shí)指示燈全滅；在右轉(zhuǎn)彎時(shí)，右邊3個(gè)指示燈按右循環(huán)順序點(diǎn)亮（R1R2R3全滅R1）時(shí)間間隔0.5S（采納一個(gè)2HZ的方波源）；在左轉(zhuǎn)彎時(shí)，左邊3個(gè)指示燈按左循環(huán)序次點(diǎn)亮（L1L2L3全滅L1）；汽車倒車或暫時(shí)剎車時(shí)，所有指示燈準(zhǔn)時(shí)鐘信號(hào)同步閃耀。2.2設(shè)計(jì)方案比較方案一：由單片機(jī)AT89S52來實(shí)現(xiàn)汽車尾燈控制電路的設(shè)計(jì)，外頭電源采納+5V電源供電，時(shí)鐘由12MHZ的晶振產(chǎn)生，經(jīng)過按鍵的狀態(tài)來檢測(cè)汽車的執(zhí)行狀態(tài)，中央辦理器由AT89S52單片機(jī)來完成，汽車執(zhí)行狀態(tài)由左右雙側(cè)的各三個(gè)LED發(fā)光二極管來模擬。這類方案，構(gòu)造簡(jiǎn)單簡(jiǎn)單掌握，各部分電路

7、實(shí)現(xiàn)起來都特別簡(jiǎn)單，在傳統(tǒng)的汽車尾燈設(shè)計(jì)中也應(yīng)用得較為廣泛，技術(shù)成熟。其原理框圖如圖2-1：電源供電電路時(shí)鐘產(chǎn)生電路按鍵控制電路AT89S52單片機(jī)左轉(zhuǎn)指示燈L2、L1、L0右轉(zhuǎn)指示燈L2、L1、L0圖2-1單片原理實(shí)現(xiàn)框圖方案二：基于現(xiàn)場(chǎng)可編程邏輯門陣列FPGA，經(jīng)過EDA技術(shù)，采納VerilogHDL硬件描述語言實(shí)現(xiàn)汽車尾燈控制電路設(shè)計(jì)。程序設(shè)計(jì)思想為：對(duì)輸入信號(hào)采納四種狀態(tài)進(jìn)行優(yōu)先編碼實(shí)現(xiàn)A1、A0的組合，由時(shí)鐘觸發(fā)環(huán)形技術(shù)器進(jìn)行環(huán)形計(jì)數(shù)，輸出中間狀態(tài)Q2、Q1、Q0，再經(jīng)過組合邏輯電路輸出結(jié)果狀態(tài)。其框圖如圖2-2：3I3I0A1、A0組4種狀態(tài)優(yōu)先級(jí)編碼合邏輯CLKQ2、Q1、Q0電

8、路環(huán)形計(jì)數(shù)器圖2-2汽車尾燈電路控制框圖2.3方案論證經(jīng)過方案一二的比較，可以看出方案一的設(shè)計(jì)使用分立元件電路較為多，所以會(huì)增加電路調(diào)試難度，且電路的不穩(wěn)固性也會(huì)隨之增添，而采納FPGA芯片實(shí)現(xiàn)的電路，由于在整體性上較好，在信號(hào)的辦理和整個(gè)系統(tǒng)的控制中,FPGA的方案能大大減少電路的體積,提高電路的穩(wěn)固性。其余其先進(jìn)的開發(fā)工具使整個(gè)系統(tǒng)的設(shè)計(jì)調(diào)試周期大大縮短，一般來講，相同的邏輯，基于FPGA要比基于單片機(jī)要快好多，因?yàn)樗鼈児ぷ鞯脑硎峭旰貌灰粯拥?。單片機(jī)是基于指令工作的，相同的激勵(lì)到達(dá)單片機(jī)后，單片機(jī)第一要判斷，而后讀取相應(yīng)的指令，最后作出相應(yīng)，這每一步都是需要在單片機(jī)的時(shí)鐘驅(qū)動(dòng)下一步步的進(jìn)

9、行。而基于FPGA則是把相應(yīng)的邏輯“暫時(shí)”固化為硬件電路了，它對(duì)激勵(lì)作出的響應(yīng)速度就是電信號(hào)從FPGA的一個(gè)管腳流傳另一個(gè)管腳的流傳速度，自然這指的是異步邏輯，同時(shí)電信號(hào)也要在芯片內(nèi)進(jìn)行一些柵電容的充放電動(dòng)作，但這些動(dòng)作都是特別特別快的。2.4方案選擇結(jié)合現(xiàn)代汽車的整體性能的提高，也對(duì)其各個(gè)部件的性能提出了更高的要求，特別在現(xiàn)代SOC技術(shù)的引領(lǐng)下，人們對(duì)低故障、高及時(shí)、高靠譜、高穩(wěn)固的性能更加喜愛，結(jié)合本設(shè)計(jì)的要求及綜合以上比較的狀況，我們選擇了基于FPGA的汽車尾燈控制電路方案。43、單元模塊設(shè)計(jì)本設(shè)計(jì)由現(xiàn)場(chǎng)可編程門矩陣（FPGA）作為控制芯片，經(jīng)過VreilogHDL硬件描述語言設(shè)計(jì)，運(yùn)用

10、自頂而下的設(shè)計(jì)思想，按功能逐層切割實(shí)現(xiàn)層次化的設(shè)計(jì)。整體設(shè)計(jì)方案為由按鍵（I3、I2、I1）狀態(tài)模擬汽車的行駛狀態(tài)輸入，經(jīng)過優(yōu)先級(jí)編碼器編碼為擁有優(yōu)先級(jí)的A1、A0狀態(tài)量；而尾燈的循環(huán)點(diǎn)亮狀態(tài)由環(huán)形計(jì)數(shù)器來實(shí)現(xiàn)，與時(shí)鐘頻率同步閃耀狀態(tài)準(zhǔn)時(shí)鐘狀態(tài)取反來實(shí)現(xiàn)。下邊介紹主要模塊的功能及作用。3.1有源晶振電路圖3-1有源晶振電路采納有源晶抖擻為時(shí)鐘信號(hào)源，它是一個(gè)完好的振蕩器，其內(nèi)部除了石英晶體外還有阻容軟件和晶體管，有源晶振信號(hào)質(zhì)量好，比較穩(wěn)固，并且連接方式比較簡(jiǎn)單。主要是作為電源濾波，平常使用的為一個(gè)電容和電感構(gòu)成的PI型濾波網(wǎng)絡(luò)，輸出端使用一個(gè)小阻值電阻過濾信號(hào)。串電阻可減小反射波，防范反射波

11、疊加引起過沖，減少諧波以及阻抗般配，減小回波攪亂及以致的信號(hào)過沖。因?yàn)楸驹O(shè)計(jì)所用的為20MHZ的晶振，而20MHz以下的晶體晶振基本上都是基頻的器件，穩(wěn)固度好，20MHz以上的大多是諧波的（如3次諧波、5次諧波等等），穩(wěn)固度差，所以我們使采納頻的器件，畢竟倍頻用的PLL電路需要的周邊配置主若是電容、電阻、電感，其穩(wěn)固度和價(jià)格方面遠(yuǎn)遠(yuǎn)好于晶體晶振器件。53.2供電電路圖3-2供電電路本設(shè)計(jì)中使用到了三個(gè)電源，第一是+5V的電源，用于為上拉電阻供應(yīng)電壓；第二是+3.3V電源，用于為FPGA芯片供應(yīng)工作電壓；第三是+2.5V電源，用于為FPGA芯片內(nèi)核工作供應(yīng)電壓。在FPGA芯片管腳上，+2.5V電

12、源一定接在內(nèi)核電源輸入端(VCCINT)上，而VCCIO是芯片輸入輸出引腳工作電源，依據(jù)輸入輸出的設(shè)備不一樣，可以接2.5V、3.3V或5.0V。特別注意的是EPC1PC8的工作電壓一定為3.3V，且該配置芯片屬于FlashMemory閃存)器件，擁有可擦寫的功能。63.3PS配置電路圖3-3配置電路配置電路采納被動(dòng)串行（PS）模式，為了利用ByteBlasterMV下載電纜配置EP1K30TC144器件，3.3V的電源應(yīng)該接上拉電阻，電纜的VCC腳連到3.3V電源，而器件的VCCINT的引腳連接到相應(yīng)的2.5V,對(duì)于PS配置電路，器件的VCCIO引腳一定連接到2.5V。上拉電阻接到配置器件的

13、電源端，這里接到了+5V電源端。nCS接到nCONFIG端，OE接到nSTATUS端，DCLK與DCLK相連接，DATA與DATA0相連接。nCEO引腳端懸空。73.4按鍵輸入電路圖3-4按鍵輸入電路在設(shè)計(jì)中利用四個(gè)獨(dú)立鍵盤來模擬汽車行駛時(shí)的四種狀態(tài)，當(dāng)對(duì)鍵被按下時(shí)，對(duì)應(yīng)輸入狀態(tài)為低電平，經(jīng)過取非后變換為輸入信號(hào)為高，從而控制汽車尾燈的點(diǎn)亮狀態(tài)。當(dāng)四個(gè)鍵都未被按下時(shí)表示汽車處于正常行駛狀態(tài)，汽車尾燈沒有任何指示。當(dāng)汽車處于剎車狀態(tài)時(shí)，即I3對(duì)應(yīng)的鍵被按下，汽車尾部的燈所有依據(jù)時(shí)鐘頻率同步閃耀。3.5LED燈輸出電路圖3-5LED燈輸出電路6個(gè)LED燈模擬汽車尾燈的左轉(zhuǎn)、右轉(zhuǎn)、剎車及正常行駛時(shí)的

14、狀態(tài)。84、特別器件的介紹4.1CPLD器件介紹CPLD是ComplexProgrammableLogicDevice的縮寫，它是有最早的PLD器件發(fā)展形成的高密度可編程邏輯器件，它擁有編程靈巧、集成度高、設(shè)計(jì)開發(fā)周期短、適用范圍寬、開發(fā)工具先進(jìn)、設(shè)計(jì)制造成本低、對(duì)設(shè)計(jì)者的硬件經(jīng)驗(yàn)要求低、標(biāo)準(zhǔn)產(chǎn)品無需測(cè)試、保密性強(qiáng)、價(jià)格一般化等特色。CPLD是一種用戶依據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開發(fā)軟件平臺(tái)，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，經(jīng)過下載電纜（“在系統(tǒng)”編程）將代碼傳遞到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。好多企業(yè)都開發(fā)出了CPLD可編程邏輯器

15、件。比較典型的就是Altera、Lattice、Xilinx世界三大威望企業(yè)的產(chǎn)品。如Altera企業(yè)的MAXII器件，就是其極具代表性的一類CPLD器件，是有史以來功耗最低、成本最低的CPLD。MAXIICPLD基于打破性的系統(tǒng)構(gòu)造，在所有CPLD系列中，其單位I/O引腳的功耗和成本都是最低的。Altera企業(yè)的MAX7000A系列器件是高密度、高性能的EPLD，它是基于第二代MAX構(gòu)造，采納CMOSEPROM工藝制造的。該系列的器件擁有必定得典型性，其余構(gòu)造都與此構(gòu)造特其余近似。它包含邏輯陣列塊、宏單元、擴(kuò)展乘積項(xiàng)、可編程連線陣列和IO控制部分。因?yàn)榇蠖鄶?shù)CPLD是基于乘積項(xiàng)的“與或”構(gòu)造

16、，故合適設(shè)計(jì)組合邏輯電路。4.2FPGA器件介紹FPGA(FieldProgrammableGateArray)可以達(dá)到比PLD更高的集成度，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)長(zhǎng)進(jìn)一步發(fā)展起來的，擁有更復(fù)雜的布線構(gòu)造和邏輯實(shí)現(xiàn)。PLD器件和FPGA的主要差別在于PLD是經(jīng)過更正擁有固定內(nèi)連電路得邏輯功能來進(jìn)行編程，而FPGA是經(jīng)過更正一根或多根切割宏單元的基本功能塊的內(nèi)連線的布線來進(jìn)行編程。它一般由可嵌入式陣列塊（EAB）、邏輯陣列塊（LAB）、迅速互聯(lián)通道(FastTrack)、IO單元（IOE）構(gòu)成。AlteraCycloneII采納全銅層、低K值、1.2伏SRAM工藝設(shè)計(jì)，

17、裸片尺寸被盡可能最小的優(yōu)化。采納300毫米晶圓，以TSMC成功的90nm工藝技術(shù)為基礎(chǔ)，CycloneII器件供應(yīng)了4,608到68,416個(gè)邏輯單元（LE），并擁有一整套最正確的功能，包含嵌入式918比特x18比特乘法器、專用外面儲(chǔ)存器接口電路、4kbit嵌入式儲(chǔ)存器塊、鎖相環(huán)（PLL）和高速差分I/O能力。CycloneII器件擴(kuò)展了FPGA在成本敏感性、大量量應(yīng)用領(lǐng)域的影響力，持續(xù)了第一代Cyclone器件系列的成功。因?yàn)镕PGA是基于查找表（LUT）構(gòu)造的器件，且每個(gè)LAB由10個(gè)LE構(gòu)成，一個(gè)LE由LUT和寄存器構(gòu)成，合適于時(shí)序邏輯電路的設(shè)計(jì)。4.3EP1K30TC144器件介紹AC

18、EX1K器件是Altera企業(yè)在2000推出的2.5V低價(jià)格SRAM工藝FPGA構(gòu)造與10KE近似，帶嵌入式儲(chǔ)存塊（EAB）,部分型號(hào)帶PLL，主要有1K10、1K30、1K50、1K100等型號(hào)。EP1K30TC144器件中，EP1K表示器件種類，30表示器件內(nèi)有30K個(gè)邏輯門，T代表封裝種類，C表示用途為商用，144表示管腳數(shù)為144。其引腳圖如圖4-3所示圖4-3EP1K30TC105、最小系統(tǒng)原理12345678FPGAIO引腳87654321NNNNNNNNWWWWWWWW12345678HGFEDDOOOOOOOOPPPPPPPPDDDDDDDDUUUUUUUULLLLLD3087

19、653210109876432109433333333221111111110J2+5VLED1供電電路1111111111111111111112R2電源開關(guān)U4C31KOOOOOOOOOOOOOOOOOOOOO11302_RST8IIIIIIIIIIIIIIIIIIIIIIO76543211302_CLK9AAAAAAA102LCIOTTTTTTTIOPOWERPower_Key2+5V1302_IO10101LBPower2IOAAAAAAAIOR321IO_14012DDDDDDD100LARP2IOIOJ8POWER+5VIO_1381399RHCON5D201L1U4_SDA17I

20、OIO98RGC11USBPOWERVCCIOIO543212330uHU4_SCL18IOIO97RFDATA-40073U5_CLK1996REDATA+U5_DO20IOIO95RD4IOIO+3.3VUSBGNDU5_DI2192RCFPGA電源引腳IOIO5U5_CS22EP1K30TC144IO91RBINT01K120832_D23IOIO90RASHELL10832_CS26IOIO89LED16IOIOSHELL2+3.3VU4A0832_CLK2788LED2INT11K22IOIO5R2887LED3VCCIOIOIOU1246WR2986LED4T01K32VCCIOG

21、NDINTIOIO+5VSPX1117M-3-3.3V+3.3V4515T13083LED5VCCIOGNDINTIOIO136125T03182LED6T11K42VoutVCCIOGNDINTIOIOC3VinR7140INT13281LED7DEVCCIOGNDINTIOIOC4NC6C9W9452INT03380LED8GVCCIOGNDINTIOIO10u0.1u0.1u10uO11557TXD3679APVCCIOGND_CKLKIOIO-13458RXD3778B4VCCIOGNDINTIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIOIO四個(gè)獨(dú)

22、立按鍵C+2.5V66C424GNDINTIOIO1T16VCCINTGNDINT84U305093EP1K30TC1443VCCINTGNDINT+5VSPX1117M-3-2.5V+2.5VK5310489134678919023457890231PVCCCKLKGNDINT334444444556666666677713E127123VoutVCCINTGNDINTVin75129DVCCINTGNDINT0123456721043210PC8C5NC7C1085139GFEDCDDDDDDDDRRRAALLLD10u0.1uG0.1u10u103VCCINTGNDINT3.3VVCCI

23、NT6個(gè)LED燈模擬汽車尾燈42EP1K30TC144有源晶振電路JZ2+5VR11R10R9R17R16R1514510510510510510510NCVCCFPGA引腳2GNDOUT3R36102C21CLKD14D13D4D19D18D170.1uCLK晶振+5VINLED1LED1LED1LED1LED1LED1J25J26J29J3051302_RST1302_CLK11D1D011R371302_IOIO_140D3D2MHz22IO_138U4_SDA22D5D43313333U4_SCLU5_CLK2044D7D644210210U5_DOU5_DIR1R1LLLRRR5U5

24、_CS50832_D5566A3A40832_CS0832_CLK6677R0L2RWR77U4BB88L1L0T1T088J34199DPGTCK99R32INT1INT0FE21+5V10741010DCLKGNDDCLKTDOTXDRXD101010K4371111DCDONEVCCCLKUSR/IO1111R3165211CON11CON11CON11CON11nCONFIGNCCONF_DONERDYnBUSY/IO871410KnSTATUSNCINIT_DONE/IOR301097434+5VDATA0GNDnCONFIGTMS4210KR29LOCK/IOPS-LOAD3554

25、nSTATUSDedicatedInputs5510KDedicatedClockPins/GCLK1R1810856J27J28J31J32DATA0DedicatedInputsBA12211LDLE10KDEV_CLRn/IOLED8LED71112422LFLGDedicatedInputs223LED63LED5LHUP8nCEO3nCEODedicatedClockPins125CLKIN5MHzLED4LED33312644UP7UP6DedicatedInputsLED2LEP5UP4nCEDEV_OE/IORARB5510566UP3UP2TDIRC

26、RD66U57714177UP1DOWN1MSEL0nRS/IORERF7754nCON_DONE14288DOWN2DOWN3GNDnCSnWS/IORGRH8863nSTATUS7614399DOWN4DOWN5nCACSOEMSEL1CS/IOLALB9972DCLK1441010DOWN6DOWN7VCCDCLKnCS/IOLC1010+3.3V81DATA0EP1K30TC144功能管腳1111DOWN811VCCDATA11EP1K30TC144CON11CON11CON11CON11EPC1PC8FPGA程序下載電路ATitleSizeNumberRevisionA3Date:2

27、1-Jun-2009SheetofFile:C:DocumentsandSett桌面EDA課Drawn程設(shè)計(jì)By:FPGA.ddb12345678圖5-1電路原理圖DCBA本設(shè)計(jì)的電路實(shí)現(xiàn)是基于FPGA最小系統(tǒng)原理圖，再配以所需的外設(shè)。最小系統(tǒng)設(shè)計(jì)包含了時(shí)鐘產(chǎn)生電路模塊、程序下載配置電路模塊、電源電路模塊，經(jīng)過連線將各個(gè)模塊進(jìn)行連接成最小系統(tǒng)。因?yàn)楸驹O(shè)計(jì)電路比較簡(jiǎn)單，外設(shè)比較少，使用到的四個(gè)獨(dú)立鍵盤，模擬實(shí)現(xiàn)信號(hào)輸入，六個(gè)LED燈模擬實(shí)現(xiàn)信號(hào)狀態(tài)指示。我們隊(duì)外設(shè)也作了擴(kuò)展準(zhǔn)備，將FPGA芯片的IO引腳進(jìn)行了插針引出，以方便后續(xù)電路的擴(kuò)展。將外設(shè)與最小系統(tǒng)進(jìn)行合理正確連接，即可實(shí)現(xiàn)本設(shè)計(jì)的電路原

28、理要求。116、軟件實(shí)現(xiàn)經(jīng)過至頂向下（TOP-DOWN）的設(shè)計(jì)方法，我們對(duì)電路的設(shè)計(jì)要求作認(rèn)識(shí)析，從電路要實(shí)現(xiàn)的功能著手，逐層分析電路設(shè)計(jì)的步驟，再詳細(xì)到各個(gè)模塊的設(shè)計(jì)實(shí)現(xiàn)以及各模塊實(shí)現(xiàn)方案的選擇。從本設(shè)計(jì)的電路要求，我們分析了需要實(shí)現(xiàn)一個(gè)輸入狀態(tài)的編碼，以及對(duì)循環(huán)點(diǎn)亮燈的方式的選擇，綜合這兩種狀態(tài)控制輸出信號(hào)的狀態(tài)變化。其電路功能表如圖6-1。功能R2R1R0L2L1L0正常行駛000000100000右拐010000001000000001左拐000010000100急剎車CLKCLKCLKCLKCLKCLK圖6-1汽車尾燈控制電路功能表軟件設(shè)計(jì)流程圖：001I3、I2、I1100Q2:0

29、010I3?A1:0=0CLKQ2:0I2?A1:0=1L2、L1、Q2:0I1?A1:0=0R2、R1、A1:0=11燈全滅圖6-2軟件設(shè)計(jì)流程圖126.1軟件設(shè)計(jì)設(shè)計(jì)程序以下:modulemyedadesign_(R2,R1,R0,L2,L1,L0,CLK,I3,I2,I1,CLK_2HZ);outputR2,R1,R0,L2,L1,L0;outputCLK_2HZ;inputI3,I2,I1;inputCLK;regR2,R1,R0,L2,L1,L0;reg1:0A;always(I3orI2orI1)beginif(I3)A1:0=2b00;elseif(I2)A1:0=2b10;el

30、seif(I1)A1:0=2b01;elseA1:0=2b11;end13/-優(yōu)先級(jí)編碼實(shí)現(xiàn)對(duì)輸入信號(hào)的編碼reg2:0Q;reg2:0STATE,NEXT_STATE;reg22:0count;/分頻計(jì)數(shù)器regCLK_2HZ;/-2HZ時(shí)鐘parameterSTATE0=3b000,STATE1=3b001,STATE2=3b010,STATE3=3b011,STATE4=3b100,STATE5=3b101,STATE6=3b110,STATE7=3b111;/-定義狀態(tài)常量parameterf_clk_in=20_000_000,/晶振頻率f_clk_out=2,/分頻后頻率count

31、_full=f_clk_in/f_clk_out/2-1;/-計(jì)數(shù)次數(shù)4C4B3Falways(posedgeCLK)beginif(count=0)count=count_full;elsecount=count-23b1;end/-分頻實(shí)現(xiàn)20MHZ到2HZ的變換14always(negedgeCLK)beginif(count=0)CLK_2HZ=!CLK_2HZ;end/-產(chǎn)生2HZ的時(shí)鐘always(posedgeCLK_2HZ)beginSTATE=NEXT_STATE;endalways(posedgeCLK_2HZ)begincase(STATE)STATE0:beginNEX

32、T_STATE=STATE1;endSTATE1:beginNEXT_STATE=STATE2;endSTATE2:beginNEXT_STATE=STATE4;endSTATE3:beginNEXT_STATE=STATE6;endSTATE4:beginNEXT_STATE=STATE1;endSTATE5:beginNEXT_STATE=STATE2;endSTATE6:beginNEXT_STATE=STATE4;end15STATE7:beginNEXT_STATE=STATE6;endendcaseend/-狀態(tài)機(jī)實(shí)現(xiàn)環(huán)形計(jì)數(shù)器always(posedgeCLK_2HZ)begin

33、case(STATE)STATE0:Q=3b000;STATE1:Q=3b001;STATE2:Q=3b010;STATE3:Q=3b011;STATE4:Q=3b100;STATE5:Q=3b101;STATE6:Q=3b110;STATE7:Q=3b111;endcaseend/-設(shè)置狀態(tài)轉(zhuǎn)移量狀態(tài)always(STATE)begin16if(A=2b00)beginR2=0;R1=0;R0=0;L2=0;L1=0;L0=0;endelseif(A=2b01)beginR2=Q2;R1=Q1;R0=Q0;L2=0;L1=0;L0=0;endelseif(A=2b10)beginR2=0;R

34、1=0;R0=0;L2=Q2;L1=Q1;L0=Q0;endelseif(A=2b11)beginR2=CLK_2HZ;R1=CLK_2HZ;R0=CLK_2HZ;L2=CLK_2HZ;L1=CLK_2HZ;L0=CLK_2HZ;endend/-輸出信號(hào)狀態(tài)實(shí)現(xiàn)endmodule6.2環(huán)形計(jì)數(shù)器狀態(tài)轉(zhuǎn)移圖000000000000000000000000圖6-3環(huán)形計(jì)數(shù)器狀態(tài)轉(zhuǎn)移圖17環(huán)形計(jì)數(shù)器是由移位寄存器加上必定的反響電路構(gòu)成的，用移位寄存器構(gòu)成環(huán)形計(jì)數(shù)器是由一個(gè)移位寄存器和一個(gè)組合反響邏輯電路閉環(huán)構(gòu)成，反響電路的輸出接向移位寄存器的串行輸入端，反響電路的輸入端依據(jù)移位寄存器計(jì)數(shù)器種類的不一

35、樣，可接向移位寄存器的串行輸出端或某些觸發(fā)器的輸出端。環(huán)形計(jì)數(shù)器，是把移位寄存器最低一位的串行輸出端Q1反響到最高位的串行輸入端（即D觸發(fā)器的數(shù)據(jù)端）而構(gòu)成的。在此設(shè)計(jì)中我們用到得為三位環(huán)形計(jì)數(shù)器，在移位脈沖（時(shí)鐘）的作用下，屢次在三位移位寄存器中不停循環(huán)。該環(huán)形計(jì)數(shù)的計(jì)數(shù)長(zhǎng)度為N=n。和二進(jìn)制計(jì)數(shù)器對(duì)比，它有2n-n個(gè)狀態(tài)沒有益用，它利用的有效狀態(tài)是少的。要想使環(huán)形計(jì)器在選定的時(shí)序中工作，就一定防范異常時(shí)序和死態(tài)的出現(xiàn)，所以我們一定對(duì)其余無效的狀態(tài)所有回到有效狀態(tài)中去。187、系統(tǒng)仿真及調(diào)試7.1仿真經(jīng)過QuartusII軟件，我們進(jìn)行了仿真，其仿真波形以以下圖：圖7-1波形仿真圖由設(shè)計(jì)要求

36、可知，本設(shè)計(jì)輸入為四種狀態(tài)，分別由I3、I2、I1、I0控制，此中I0為無用狀態(tài)。當(dāng)I3、I2、I1都為低電平常，汽車處于正常行駛狀態(tài)，汽車尾部的燈所有處于熄滅狀態(tài)；當(dāng)I1為高電平（1）時(shí)，汽車處于右轉(zhuǎn)狀態(tài)，對(duì)應(yīng)輸出為汽車尾部右邊三個(gè)燈循環(huán)點(diǎn)亮，實(shí)現(xiàn)了指示右轉(zhuǎn)的狀態(tài)的功能；當(dāng)I2為高電平（1）時(shí)，汽車處于左轉(zhuǎn)狀態(tài)，對(duì)應(yīng)輸出為汽車尾部左邊三個(gè)燈循環(huán)點(diǎn)亮，實(shí)現(xiàn)了指示左轉(zhuǎn)的狀態(tài)的功能；當(dāng)I3為高電平（1）時(shí)，汽車為剎車狀態(tài)，對(duì)應(yīng)輸出轉(zhuǎn)態(tài)為時(shí)鐘狀態(tài)取反，實(shí)現(xiàn)了左右6個(gè)燈閃耀（R2、R1、R0、L2、L1、L0）。經(jīng)過分析可知汽車剎車的狀態(tài)為為優(yōu)先級(jí)最高，汽車無論行駛在什么狀態(tài)，只要輸19入狀態(tài)為剎車信

37、號(hào)（I3為高電平），汽車馬上顯示閃耀狀態(tài)指示剎車。當(dāng)沒有剎車信號(hào)輸入時(shí)，輸入左轉(zhuǎn)信號(hào)（I2）時(shí)，汽車尾部左邊三個(gè)等循環(huán)點(diǎn)亮，其優(yōu)先級(jí)次之；因?yàn)樽筠D(zhuǎn)、右轉(zhuǎn)信號(hào)不行能同時(shí)發(fā)生，故可將與I2無優(yōu)先級(jí)的I1信號(hào)設(shè)置為第三優(yōu)先級(jí)，當(dāng)沒有剎車信號(hào)及左轉(zhuǎn)信號(hào)時(shí)，汽車響應(yīng)右轉(zhuǎn)狀態(tài)；自然汽車正常行駛時(shí)（I3、I2、I1都為0）優(yōu)先級(jí)最低。在QuartusII軟件中利用硬件描述語言描述電路后，用RTLViewers生成的對(duì)應(yīng)的電路圖以下：CLKSTATEWideOr2L0$latch0PREL0STATE6DQ1ENASTATE5STATE4always49CLRclkSTATE3STATE2A1.0L1$lat

38、chSTATE1Equal20PREL1DQSTATE0SEL1ENADATAAOUT0A1.0always48CLRI22h3-2h2-OUTDATABB1.0I10L2$latch0PREL201MUX21EQUALDQ1ENAA0Equal3WideOr1always47CLRalways41I3A1.0R0$latch2h3-OUTPREB1.00R0DQ1ENAWideOr0EQUAL0always45CLRalways43Equal101always40A1.0always46R1$latchOUT2h1-B1.00PRER1DQ1ENAEQUALalways44CLREqual0

39、R2$latch0PRER2A1.0DQOUT12h0-B1.0ENAalways42CLREQUAL7.2調(diào)試在QuartusII軟件中，經(jīng)過對(duì)所設(shè)計(jì)的硬件描述語言代碼進(jìn)行波形仿真后，達(dá)到了預(yù)期成效，于是，我們?cè)谠撥浖L(zhǎng)進(jìn)行下載配置設(shè)置。在Assignments菜單下選中Devices，在Family欄選擇ACEX1K，選中EP1K30TC144-2器件。再在Assignments菜單下選中Pins依據(jù)相應(yīng)要求對(duì)管腳進(jìn)行鎖定。最后在Tools菜單下，選中Programmer，對(duì)配置方式進(jìn)行設(shè)置，這里選擇PassiveSeril(PS)被動(dòng)串行模式。選擇好要下載的硬件設(shè)備后點(diǎn)擊Start即可開始編程下載了。20調(diào)試過程為在線調(diào)試。在經(jīng)過調(diào)試中，我們發(fā)現(xiàn)了