數(shù)字電路——分析與設計 ：第3章 邏輯門電路_1

1、第3章 邏輯門電路3.1 概述本章介紹與基本邏輯運算和復合邏輯運算相對應的單元電路稱為門電路。常用的門電路有“與”門、“或”門、“非”門、“與非”門、“或非”門、“與或非”門和“異或”門等。 構成門電路的器件主要有兩種：TTL(Transistor-Transistor Logic)雙極型晶體管數(shù)字集成電路。CMOS(Complement Metal-Oxide-Semiconductor) MOS晶體管數(shù)字集成電路。7/17/20221北京理工大學 信息科學學院3.2 晶體管的開關作用3.2.1 二極管的開關作用7/17/20222北京理工大學 信息科學學院3.2.2 三極管的開關特性晶體管

2、的工作區(qū)分為3部分：截止區(qū)、放大區(qū)、飽和區(qū)。如下圖所示：7/17/20223北京理工大學 信息科學學院(1)截止狀態(tài)截止狀態(tài)的特點：iB 0， iC 0 ，uCE = UCC。uBE 0 v（反偏）， uBC 0 v（反偏）。7/17/20224北京理工大學 信息科學學院(2)放大狀態(tài)放大狀態(tài)的特點：uCE = UCC- iCRC。iC iB 。uBE 0.7 v(正偏)，uBC 0 v(反偏)。RC UCC + + - - RB Iu Ou iB iC 雙極型三極管基本開關電路 7/17/20225北京理工大學 信息科學學院(3)飽和狀態(tài)1.臨界飽和狀態(tài)：iC iB = IC(sat)uBE

3、 0.7 v(正偏)，uBC = 0 v(零偏)。0.7v0.7v 三極管飽和狀態(tài)等效電路 RC UCC + + - - RB Iu )(satCEOuuBSBIi= iC IC(sat) = 7/17/20226北京理工大學 信息科學學院2.過飽和狀態(tài)：uBE 0.7 v(正偏)，uBC 0 v(正偏)。0.7v iC 在過飽和時，uCE之所以變成小于0.3v，是由于如下的原因：7/17/20227北京理工大學 信息科學學院負載線方程為：uCE= uO=UCC iCRC7/17/20228北京理工大學 信息科學學院在數(shù)字電路中，晶體管只工作在截止與飽和導通這兩種狀態(tài)。雙極型三極管的開關等效電

4、路 (a)截止狀態(tài) (b)飽和導通狀態(tài)7/17/20229北京理工大學 信息科學學院在數(shù)字電路中，晶體管只工作在截止與飽和導通這兩種狀態(tài)。今后一般采用正邏輯。7/17/202210北京理工大學 信息科學學院當三極管在截止與飽和導通之間迅速轉(zhuǎn)換時，三極管內(nèi)部基區(qū)存儲電荷的積累和消散都需要一定的時間。集電極電流ic的變化總是滯后于基極電壓uBE的變化，故輸出電壓uO的變化也必然滯后于輸入電壓uI的變化。通常把uO的下降沿滯后于uI上升沿的時間稱為開通時間ton，它反映了三極管從截止到飽和導通所需要的時間；而把uO上升沿滯后于uI下降沿的時間稱為關斷時間toff ，它反映了三極管從飽和導通到截止所需

5、要的時間。7/17/202211北京理工大學 信息科學學院3.3 基本邏輯門電路1.二極管“與”門對輸入端A、B、C的輸入電平和輸出端Y的輸出電平做如下規(guī)定： 0 0.3v為邏輯“0”； 3v以上為邏輯“1”；輸入端A、B、C中只要有一個（或兩個、或全部）輸入為0v（邏輯“0”）則輸出端Y的電平就是0.3v（邏輯“0”）。二極管均為鍺管，正向?qū)▔航禐?.2 0.3v。7/17/202212北京理工大學 信息科學學院3.3 基本邏輯門電路1.二極管“與”門輸入端A、B、C全部輸入為3v（邏輯“1”）則輸出端Y的電平為3.3v（邏輯“1”）。這是一個“與”門： Y = ABC。7/17/2022

6、13北京理工大學 信息科學學院2.二極管“或”門輸入端A、B、C中只要有一個（或兩個、或全部）輸入為3.3v（邏輯“1”）則輸出端Y的電平就是3v（邏輯“1”）。輸入端A、B、C全部輸入為0.3v（邏輯“0”）則輸出端Y的電平為0v（邏輯“0”）。這是一個“或”門：Y = A+B+C。7/17/202214北京理工大學 信息科學學院7/17/202215北京理工大學 信息科學學院3.三極管“非”門輸入端A為0v（邏輯“0”）三極管截止，則輸出端Y的電平約為3.0v（邏輯“1”）。輸入端A為3v（邏輯“1”）三極管飽和導通，則輸出端Y的電平約為0.3v（邏輯“0”）。這是一個“非”門：Y = A

7、。7/17/202216北京理工大學 信息科學學院3.4 TTL集成門電路3.4.1 TTL與非門的基本原理A、B為輸入端，Y為輸出端。T1為多發(fā)射極晶體管。D1、D1為輸入保護鉗位二極管。T2為助推晶體管。T4為上拉晶體管。T5為輸出晶體管。D3為輸出二極管。7/17/202217北京理工大學 信息科學學院多發(fā)射極三極管符號及等效電路7/17/202218北京理工大學 信息科學學院UB1=0.7+0.3=1v, T1飽和, UCE1=0.1v。 0.3vUB2=0.1+0.3=0.4v, T2截止, T5亦截止。UCC通過R2給T4供以基流IB4, T4、D3導通(在輸出端接負載時)。IB4

8、很小，在R2上的壓降亦很小 (約0.2v)。輸出電壓:UY =UCC (UR2 + UBE4 + UD3) = 5 (0.2 + 0.7 + 0.7) = 3.4v（高電平UH）(1)A、B有一端為低電平(UL=0.3v)7/17/202219北京理工大學 信息科學學院電流IB1流向T1集電極, T2飽和, T5亦飽和。UB1= 0.73 = 2.1 v。UB4 = UCE2+UBE5 = 0.3 + 0.7 = 1.0 v。UB4 UY =1.0 0.3 = 0.7v這不足以使T4、D3導通。所以T4、D3截止。(2)A、B同時為高電平(UH = 3.4v)輸出電壓:UY =UCE5= 0.

9、3 v (低電平UL)。結論：輸入A、B有一個為低電平、或全為低電平(UL=0.3v)時，輸出Y為高電平(UH=3.4v)；輸入A、B同為高電平(UH=3.4v)時，輸出Y為低電平(UL=0.3v)。所以Y = AB。3.4v7/17/202220北京理工大學 信息科學學院推拉式輸出級這種T4、T5相串聯(lián)的輸出結構叫做推拉式輸出級。當Y 輸出高電平UH時，T4導通、T5截止；當Y 輸出低電平UL時，T4截止、T5導通。7/17/202221北京理工大學 信息科學學院TTL“或非”門電路A、B同為低電平：T1、T1導通，T2、T2、T5截止，T4導通。Y 輸出高電平UH。A為高電平、B為低電平：

10、T1反向?qū)?，T2、T5導通；T1導通、T2截止，T4截止。Y 輸出低電平UL。A、B同為高電平：T1、T1反向?qū)?，T2、T2、T5導通，T4截止。Y 輸出低電平UL。A為低電平、B為高電平：T1導通，T2截止；T1反向?qū)?、T2、T5導通，T4截止。Y 輸出低電平UL。7/17/202222北京理工大學 信息科學學院TTL“與或非”門電路A、B輸入端與輸出端Y構成一個“與非”門。C、D輸入端與輸出端Y構成一個“與非”門。T2與T2的發(fā)射極電流在T5的基極輸入端構成 “或”的關系：Ib5=Ie2+Ie2Ie2=AB，Ie2=CDIe2Ie2Ib57/17/202223北京理工大學 信息科學學

11、院TTL“異或”門電路A、B同為低電平：T1、T2、T3導通，T4、T5、T6截止，T7、T9導通，T8截止,Y 輸出低電平UL。A為高電平、B為低電平：T1 、T2導通，T4、T6截止；T3反向?qū)?，T5導通，T7、T9截止，T8導通，Y 輸出高電平UH。通，Y 輸出高電平UH。A為低電平、B為高電平：T1 、T3導通，T5、T6截止；T2反向?qū)?，T4導通，T7、T9截止，T8導A、B同為高電平：T1、T2、T3反向?qū)?，T4、T5、T6、T9導通，T7、T8截止，Y 輸出低電平UL。7/17/202224北京理工大學 信息科學學院推拉式輸出級并聯(lián)的情況Y1、Y2同時輸出高電平或者同時輸出

12、低電平時，不會產(chǎn)生什么問題。當Y1、Y2一個輸出高電平而另一個輸出低電平（比如Y1輸出高電平Y2輸出低電平）時，從電源UCC到Y1門的R4、T4、D3和Y2門的T5到“地”之間就形成了一條低阻回路，這條回路中將會有很大的電流通過，它將燒毀電源、門電路Y1、門電路Y2。結論：對于具有推拉式輸出級的門電路Y1、Y2，它們的輸出端在任何情況下都絕對不允許直接連接在一起。7/17/202225北京理工大學 信息科學學院3.4.2 TTL與非門的特性及參數(shù)1.電壓傳輸特性和靜態(tài)參數(shù)(1)電壓傳輸特性（b）電壓傳輸特性曲線7/17/202226北京理工大學 信息科學學院 電壓傳輸特性曲線(2)靜態(tài)參數(shù) 輸

13、出高電平UOH和輸出低電平UOL。UOH是電路中T5管處于截止狀態(tài)時的輸出電平，其典型值為3.4v。 UOL是電路中T5管處于導通狀態(tài)時的輸出電平，其典型值為0.3v。對于74系列產(chǎn)品,UOH2.4v, UOL0.4v便認為產(chǎn)品合格。UOH(min) = 2.4v稱為輸出高電平最小值，UOL(max) = 0.4v稱為輸出低電平最大值。7/17/202227北京理工大學 信息科學學院UIH是輸入邏輯狀態(tài)“1”所對應的輸入電平，其典型值為3.4v。 輸入高電平UIH和輸入低電平UIL。保證“與非”門輸出低電平所允許的最小輸入高電平UIH(min)= 2.0v,稱為開門電平,記作UON。UIL是輸

14、入邏輯狀態(tài)“0”所對應的輸入電平，其典型值為0.3v。保證“與非”門輸出高電平所允許的最大輸入低電平UIL(max)= 0.8v,稱為關門電平，記作UOFF?！伴_門”、“關門”是相對于T5管而言的。T5管導通，門電路開門；T5管截至，門電路關門。7/17/202228北京理工大學 信息科學學院低電平噪聲容限電壓UNL = UIL(max) UOL(max) = UOFF UOL(max) = 0.8 0.4 = 0.4 v。高電平噪聲容限電壓UNH = UOH(min) UIH(min) = UOH(min) UON = 2.4 2.0 = 0.4 v。 TTL門電路的抗干擾特性噪聲容限7/1

15、7/202229北京理工大學 信息科學學院UNL越大，表明“與非”門在輸入為“0”態(tài)下的抗干擾能力越強。 由于TTL門電路的UNH與UNL均為0.4v，所以統(tǒng)稱它們?yōu)樵肼暼菹轚N。UNH越大，表明“與非”門在輸入為“1”態(tài)下的抗干擾能力越強。低電平噪聲容限電壓：UNL = UIL(max) UOL(max) = 0.8 0.4 = 0.4 v。高電平噪聲容限電壓：UNH = UOH(min) UIH(min) = 2.4 2.0 = 0.4 v。7/17/202230北京理工大學 信息科學學院 TTL門電路的閾值電平UTTTL“與非”門的輸出高、低電平發(fā)生轉(zhuǎn)換時所對應的輸入電壓稱為TTL“與非

16、”門電路的閾值電平UT,一般UT為1.4v左右。7/17/202231北京理工大學 信息科學學院2.輸入、輸出特性(1)輸入特性7/17/202232北京理工大學 信息科學學院 輸入低電平電流IIL當ui= 0時，II = -1.1mA。 ui= 0.3 v 時的II叫做IIL。 7/17/202233北京理工大學 信息科學學院IIL也叫灌電流，即后級門向前級門的輸出端灌入電流。 7/17/202234北京理工大學 信息科學學院 輸入高電平電流IIH當ui UT = 1.4 v時，II = 40A。 ui UT時的 II 叫做 IIH。 UT=1.4 v7/17/202235北京理工大學 信息

17、科學學院IIH也叫拉電流，即后級門從前級門的輸出端拉出電流。7/17/202236北京理工大學 信息科學學院(2)輸出特性 輸出低電平電流IOLIOL是輸出低電平時流入輸出端的電流。 7/17/202237北京理工大學 信息科學學院IBS5IOLIOL(max)一般為16mA。IOUOLIO IBS5=IOL(max)時， T5將脫離飽和狀態(tài)，這將使得uO=uCE5 0.4 v從而不是輸出低電平。uO=UOL時的IO叫做IOL。保證uO=uCE50.4v時的IO叫做IOL。7/17/202238北京理工大學 信息科學學院 輸出高電平電流IOHIOH是輸出高電平時流出輸出端的電流。 7/17/2

18、02239北京理工大學 信息科學學院IOUOH考慮到芯片（T4）功耗問題，一般取IOH(max) 為 5 mA。IO IOH(max)時，會使uO 2.4 v從而使輸出不是高電平。uO=UOH時的IO叫做IOH。保證uO2.4v時的IO叫做IOH。7/17/202240北京理工大學 信息科學學院(3)扇出系數(shù)TTL“與非”門輸出端能驅(qū)動同類“與非”門的最大個數(shù)稱為扇出系數(shù)，用NO表示。 輸出低電平時的扇出系數(shù)為：輸出高電平時的扇出系數(shù)為：74系列TTL“與非”門的扇出系數(shù)一般取NO=10。特殊制作的驅(qū)動器集成門電路，其扇出系數(shù)可達NO=20 。 7/17/202241北京理工大學 信息科學學院

19、(4)輸入端負載特性7/17/202242北京理工大學 信息科學學院TTL門電路輸入端的外接電阻小于2K時，相當于輸入端接低電平，即：邏輯“0”。 TTL門電路輸入端的外接電阻大于2K時，相當于輸入端接高電平，即：邏輯“1”。 7/17/202243北京理工大學 信息科學學院3.TTL“與非”門的動態(tài)特性 (1)平均傳輸延遲時間tpd。輸入電壓上升到50%UIM至輸出電壓下降到50%UOM所需的時間稱為導通延遲時間tpd1 。輸入電壓下降到50%UIM至輸出電壓上升到50%UOM所需的時間稱為截止延遲時間tpd2 。導通延遲時間與截止延遲時間的平均值稱為平均傳輸延遲時間tpd 。7/17/202244北京理工大學 信息科學學院74系列是普通（標準）型TTL門電路，它的平均傳輸延遲時間為：tpd = 20 nS。74LS系列是低功耗肖特基型TTL門電路，它的平均傳輸延遲時間為：tpd = 10 nS。74S系列是肖特基型TTL門電路，它的平均傳輸延遲時間為：tpd = 3 nS。7/17/202245北京理工大學 信息科學學院(2)動態(tài)尖峰電流和功耗 尖峰電流在動態(tài)時，特別是輸出端由低電平轉(zhuǎn)換為高電平時，可使電源電流產(chǎn)