AD比較電路模塊版圖設(shè)計教學(xué)文稿

1、 畢業(yè)設(shè)計（論文）A/D 比較電路模塊的版圖設(shè)計學(xué) 院：信息科學(xué)技術(shù)學(xué)院專 業(yè)：姓 名：指導(dǎo)老師：電子科學(xué)與技術(shù)曾惠斌學(xué) 號： 職 稱：0601511009路良剛張志國副教授工程師中國珠海二一 年 五 月 北京理工大學(xué)珠海學(xué)院2010屆本科生畢業(yè)設(shè)計（論文） 北京理工大學(xué)珠海學(xué)院畢業(yè)設(shè)計（論文）誠信承諾書本人鄭重承諾：我所呈交的畢業(yè)設(shè)計（論文） A/D 比較電路模塊的版圖設(shè)計 是在指導(dǎo)教師的指導(dǎo)下，獨立開展研究取得的成果，文中引用他人的觀點和材料，均在文后按順序列出其參考文獻，設(shè)計（論文）使用的數(shù)據(jù)真實可靠。承諾人簽名： 日期： 年 月 日 北京理工大學(xué)珠海學(xué)院2010屆本科生畢業(yè)設(shè)計（論文）

2、 IVA/D 比較電路版圖設(shè)計摘 要 集成電路版圖設(shè)計是實現(xiàn)集成電路制造所必不可少的設(shè)計環(huán)節(jié)，它不僅關(guān)系到集成電路的功能是否正確，而且也會極大程度地影響集成電路的性能、成本與功耗。版圖設(shè)計是決定良率高低的一個重要環(huán)節(jié)，按設(shè)計自動化程度來分，可將版圖設(shè)計方法分成手工設(shè)計和自動設(shè)計兩大類。按照對布局布線位置的限制和布局模塊的限制來分，則可把設(shè)計方法分成全定制和半定制兩大類。由于制造工藝水平的提高，特征尺寸的減小，各種寄生參數(shù)對電路的影響也越來越大，在版圖設(shè)計中有越來越多的問題要考慮。本文采用的是Cadence公司的Virtuoso定制設(shè)計平臺，使用全定制的方法對一個ADC比較電路進行版圖設(shè)計，AD

3、C比較電路使用了cmos工藝，輸入電壓為2.5V，采樣頻率125M，采取雙輸入模式，調(diào)用Cadence公司提供的90nm標(biāo)準(zhǔn)cmos工藝庫，用Spectre工具對電路進行了性能分析和仿真，并在Cadence公司提供的工藝文件下完成了版圖設(shè)計，詳細(xì)的分析了版圖設(shè)計的過程，使用Assura工具進行DRC和LVS驗證，證明本論文的版圖設(shè)計完全符合要求。關(guān)鍵詞：比較電路； 仿真； 版圖設(shè)計； cmos 工藝； 全定制。The layout design of ADC ComparatorABSTRACTThe layout design of Integrated circuit is an esse

4、ntial design part of manufacturing. It is not only related to the function whether it is corrct or not, but also affect the performance, the cost and the power consumption of Integrated circuit. Because of the raising manufacturing technology, decreasing the size of feature, the affection of the var

5、ious parasitic parameters is growing. A lot of problems should be considered on the layout design.In this article, Cadences Virtuoso custom designing platform makes use of full-custom to design the layout of ADC comparative circuit which uses the cmos technology, inputs the voltage of 2.5 V, samplin

6、gs the frequency of 125 M, and takes dual-input Model which adopts the standard cmos of 90 nm of the Cadence companies, analyzes the performance of circuit and the simulation by the Spectre tools, and completes the layout by the providing craft by Cadence technology companies, analyzes detailedly th

7、e process of the layout design ,verifies DRC and LVS with Assura Tools to prove the layout design of this article fully meet the requirements.Key Words：samply and hold circuit； layout design； cmos technology； full-custom.目 錄TOC o 1-2 t 標(biāo)題 3,2,標(biāo)題 4,2 h u HYPERLINK l _Toc19507 摘 要 PAGEREF _Toc19507 I

8、HYPERLINK l _Toc5564 ABSTRACT PAGEREF _Toc5564 II HYPERLINK l _Toc27320 1.緒論 PAGEREF _Toc27320 0 HYPERLINK l _Toc9447 1.1版圖的意義 PAGEREF _Toc9447 0 HYPERLINK l _Toc25253 1.2版圖設(shè)計的原因 PAGEREF _Toc25253 1 HYPERLINK l _Toc18617 2 A/D 電路介紹 PAGEREF _Toc18617 2 HYPERLINK l _Toc19458 2.1 A/D芯片的電路原理 PAGEREF _To

9、c19458 2 HYPERLINK l _Toc10056 2.1.1 閃爍型A/D轉(zhuǎn)換電路 PAGEREF _Toc10056 2 HYPERLINK l _Toc5385 2.1.2 電容積分型A、D轉(zhuǎn)換電路 PAGEREF _Toc5385 3 HYPERLINK l _Toc59 2.1.3 逐次逼近型A/D轉(zhuǎn)換電路 PAGEREF _Toc59 3 HYPERLINK l _Toc18352 2.1.4 -型A/D轉(zhuǎn)換電路 PAGEREF _Toc18352 4 HYPERLINK l _Toc8927 2.1.5流水線型A/D轉(zhuǎn)換電路 PAGEREF _Toc8927 5 HYP

10、ERLINK l _Toc22171 2.2 本文版圖設(shè)計的A/D電路詳情 PAGEREF _Toc22171 6 HYPERLINK l _Toc7618 3.版圖前準(zhǔn)備 PAGEREF _Toc7618 7 HYPERLINK l _Toc19115 3.1電路原理圖分析 PAGEREF _Toc19115 7 HYPERLINK l _Toc136 4.版圖設(shè)計方案 PAGEREF _Toc136 10 HYPERLINK l _Toc7702 4.1版圖設(shè)計工具Virtuoso簡介 PAGEREF _Toc7702 10 HYPERLINK l _Toc26921 4.2 版圖設(shè)計的要

11、求 PAGEREF _Toc26921 11 HYPERLINK l _Toc14634 4.2.1 布局 PAGEREF _Toc14634 11 HYPERLINK l _Toc8231 4.2.2 單元配置 PAGEREF _Toc8231 12 HYPERLINK l _Toc26147 4.2.3 布線 PAGEREF _Toc26147 12 HYPERLINK l _Toc25479 4.2.4其他注意 PAGEREF _Toc25479 13 HYPERLINK l _Toc31936 5.版圖設(shè)計 PAGEREF _Toc31936 14 HYPERLINK l _Toc16

12、023 5.1 CMOS工藝簡介 PAGEREF _Toc16023 14 HYPERLINK l _Toc19325 5.2 MOS管設(shè)計 PAGEREF _Toc19325 15 HYPERLINK l _Toc31932 5.2.1 MOS管圖形尺寸的設(shè)計 PAGEREF _Toc31932 15 HYPERLINK l _Toc13209 5.2.1.1 MOS管寬長比(W/L)的確定 PAGEREF _Toc13209 15 HYPERLINK l _Toc30691 5.2.1.2 MOS管溝道長度(L)的確定 PAGEREF _Toc30691 16 HYPERLINK l _T

13、oc22099 5.2.1.3 MOS管溝道寬度(W)的確定 PAGEREF _Toc22099 17 HYPERLINK l _Toc18250 5.2.1.4 MOS管源漏區(qū)尺寸的確定 PAGEREF _Toc18250 17 HYPERLINK l _Toc14777 5.2.2 MOS管版圖 PAGEREF _Toc14777 17 HYPERLINK l _Toc29422 5.3 電容版圖 PAGEREF _Toc29422 19 HYPERLINK l _Toc7783 5.4 電阻版圖 PAGEREF _Toc7783 20 HYPERLINK l _Toc24357 5.5

14、CMOS保護環(huán) PAGEREF _Toc24357 23 HYPERLINK l _Toc14875 5.6 寄生參數(shù) PAGEREF _Toc14875 24 HYPERLINK l _Toc23955 5.7襯底噪聲分析 PAGEREF _Toc23955 26 HYPERLINK l _Toc29264 5.8天線效應(yīng)的分析 PAGEREF _Toc29264 27 HYPERLINK l _Toc8734 5.9 MOS管的匹配分 PAGEREF _Toc8734 27 HYPERLINK l _Toc18008 5.10 模塊版圖設(shè)計 PAGEREF _Toc18008 30 HYP

15、ERLINK l _Toc1451 5.11 版圖 PAGEREF _Toc1451 31 HYPERLINK l _Toc11999 6.物理驗證 PAGEREF _Toc11999 36 HYPERLINK l _Toc31787 6.1 DRC檢查 PAGEREF _Toc31787 36 HYPERLINK l _Toc32315 6.2 LVS檢查 PAGEREF _Toc32315 38 HYPERLINK l _Toc11297 7.參數(shù)提取和后仿真 PAGEREF _Toc11297 40 HYPERLINK l _Toc28768 7.1 參數(shù)提取 PAGEREF _Toc2

16、8768 40 HYPERLINK l _Toc15166 7.2模擬后仿真結(jié)果與分析 PAGEREF _Toc15166 42 HYPERLINK l _Toc20354 8.總結(jié) PAGEREF _Toc20354 44 HYPERLINK l _Toc16652 參考文獻 PAGEREF _Toc16652 45 HYPERLINK l _Toc31393 附 錄 PAGEREF _Toc31393 46 HYPERLINK l _Toc6075 附錄A. A/D比較電路總原理圖與各模塊原理圖 PAGEREF _Toc6075 46 HYPERLINK l _Toc17809 附錄B.

17、電路前仿真結(jié)果 PAGEREF _Toc17809 49 HYPERLINK l _Toc17550 附錄C. 電路前仿真原理圖 PAGEREF _Toc17550 50 HYPERLINK l _Toc9800 附錄D. 仿真輸入時鐘信號原理圖 PAGEREF _Toc9800 51 HYPERLINK l _Toc15484 謝 辭 PAGEREF _Toc15484 52 1.緒論1.1集成電路版圖設(shè)計概述芯片設(shè)計被關(guān)注是在25年前，設(shè)計者最初只是想為了減少計算機的體積而已，但是其結(jié)果是在這短短的時間里面，個人電腦已近取代了過去那像房間那么大的計算機，而且還以過去認(rèn)為不可能的速度在運行。

18、但是在過去的短短的20年時間里面，電子工業(yè)的發(fā)展非常迅速，無論是在規(guī)模上還是在復(fù)雜程度上都有了非一般的改變。集成電路的應(yīng)用現(xiàn)在已經(jīng)深入到我們的生活各個方面當(dāng)中。定制電路。按用戶需要而專門設(shè)計制作的集成電路。簡稱ASIC。大量生產(chǎn)并標(biāo)準(zhǔn)化的通用集成電路一般不能滿足全部用戶的需要，研制新的電子系統(tǒng)常需各種具有特殊功能或特殊技術(shù)指標(biāo)的集成電路。定制集成電路是解決這個問題的重要途徑之一，是集成電路發(fā)展的一個重要方面。按制作方式可分為全定制集成電路和半定制集成電路。全定制方法:是一種基于晶體管級的，手工設(shè)計版圖的制造方法。全定制集成電路是按照預(yù)期功能和技術(shù)指標(biāo)而專門設(shè)計制成的集成電路，制造周期長、成本高

19、，制成后不易修改，但性能比較理想，芯片面積小，集成度高。半定制法:是一種約束性設(shè)計方式，約束的目的是簡化設(shè)計，縮短設(shè)計周期，降低設(shè)計成本，提高設(shè)計正確率。半定制集成電路制法很多，其中的門陣列法是先將標(biāo)準(zhǔn)電路單元如門電路加工成半成品（門陣列、門海等），然后按用戶的技術(shù)要求進行設(shè)計，將芯片上的各標(biāo)準(zhǔn)電路單元連成各種功能電路，進而連成所要的大規(guī)模集成電路。采用此法，從預(yù)制的半成品母片出發(fā)，借助計算機輔助設(shè)計系統(tǒng)，只須完成一、兩塊連線用的掩膜版再進行后工序加工，即可得到預(yù)期的電路。因此研制周期大大縮短、成本降低、修改設(shè)計方便，宜于大批量生產(chǎn)。缺點是芯片面積利用率低，性能不如全定制集成電路。版圖設(shè)計是集

20、成電路的最后的產(chǎn)物。最初，集成電路版圖設(shè)計是在一種稱為Mylar 的特殊紙張上用手工繪制的。這是一項既耗時又費力的工作。市場的需求和技術(shù)上的進步，急切需求人們開發(fā)出一套軟硬件的解決方案來加快芯片的面市時間，尤其是使整個版圖設(shè)計過程自動化。此外，最終掩模對精確性的要求，也在不斷促使版圖設(shè)計計算機化。但是在復(fù)雜的場合，有些程序的應(yīng)用遇到了阻力，需要人工干預(yù)幫助解決問題。人工設(shè)計得到的器件版圖密度一般高于用自動化版圖設(shè)計和布線程序所得到的密度，因而人機交互式版圖設(shè)計和布線程序得到了廣泛的應(yīng)用。目前集成電路版圖設(shè)計的工具很多，以Cadence、Mentor 和Synopsys等公司的產(chǎn)品占據(jù)了軟件工具

21、市場的90%以上的份額，國內(nèi)有華大公司自主開發(fā)的九天軟件系統(tǒng)。版圖設(shè)計就是按照線路的要求和一定的工藝參數(shù)，設(shè)計出元件的圖形并排列互連，以設(shè)計出一套供IC制造工藝中使用的光刻掩模版的圖形，稱為版圖或工藝復(fù)合圖。版圖是制造集成電路的基本條件，版圖的設(shè)計是否正確和合理直接關(guān)系到芯片的成品率、電路的性能、還有可靠性。如果版圖設(shè)計錯了，就什么電路也做不出來。如果版圖設(shè)計不合理，就會對電路性能和成品率產(chǎn)生巨大的影響。版圖設(shè)計者必須熟悉工藝參數(shù)，器件物理特性，電路原理以及測試方法。熟悉工藝參數(shù)和器件物理特性，才能確定晶體管的具體尺寸，鋁連線的間距、寬度，各次掩模的套刻精度等。對電路的工作原理有一定的了解，這

22、樣才能在版圖設(shè)計中注意避免某些分布參量和寄生效應(yīng)對電路產(chǎn)生的影響。同時還要熟悉測試方法，通過對樣品性能的測試和顯微觀察，分析出工藝中的問題。也可通過工藝中的問題發(fā)現(xiàn)電路設(shè)計和版圖設(shè)計不合理之處，幫助改版工作的進行。特別是測試中發(fā)現(xiàn)總是有某一參數(shù)的不合格，這往往是與版圖設(shè)計有關(guān)。1.2集成電路版圖設(shè)計的原因中國集成電路(IC)產(chǎn)業(yè)經(jīng)過40余年的發(fā)展，已經(jīng)形成了一個良好的產(chǎn)業(yè)基礎(chǔ)，并已經(jīng)進入了一個加速發(fā)展的新階段。隨著半導(dǎo)體工藝技術(shù)的發(fā)展，器件的幾何尺寸越來越小，芯片規(guī)模越來越大，IC設(shè)計者能夠講越來越復(fù)雜的功能集成在單硅片上，數(shù)百萬門甚至上千萬門的電路都可以集成在一個芯片上。多種兼容工藝技術(shù)的開

23、發(fā)，可以將差別很大的不同種器件在同一個芯片上集成。近年來，隨著數(shù)字信號處理技術(shù)的迅猛發(fā)展，數(shù)字信號處理技術(shù)廣泛地應(yīng)用于各個領(lǐng)域，因此對作為模擬和數(shù)字系統(tǒng)之間橋梁的模數(shù)轉(zhuǎn)換器(ADC)的性能也提出了越來越高的要求。而且ADC(模數(shù)轉(zhuǎn)換器)在現(xiàn)代的通信和信號處理技術(shù)中的應(yīng)用越來越重要，而比較器是模數(shù)轉(zhuǎn)換電路中的重要模塊，它是決定模擬信號處理精度的重要因素之一，其性能直接影響模數(shù)轉(zhuǎn)換器的轉(zhuǎn)換速度、微分非線性(DNL)和積分非線性(INL)等關(guān)鍵指標(biāo)，因此對于比較器的研究設(shè)計倍受關(guān)注。隨著深亞微米工藝的不斷發(fā)展，器件的特征頻率不斷提高，單位面積的成本也隨之增長。本文的目標(biāo)是設(shè)計一個采用Cadence公

24、司的90nm標(biāo)準(zhǔn)CMOS工藝庫，使用全定制的方法，且具備了速度快、精度高的特點，適用于高速ADC電路的比較器。2 A/D 電路介紹 近年來有關(guān)A/D轉(zhuǎn)換器的集成電路(IC)開發(fā)及其應(yīng)用技術(shù)受到人們的普遍關(guān)注，國內(nèi)外許多半導(dǎo)體公司相繼推出了一些不同特點或應(yīng)用功能的A/D芯片。2.1 A/D芯片的電路原理 A/D轉(zhuǎn)換的基本思想就是要把連續(xù)的模擬量轉(zhuǎn)換成離散的二進制數(shù)字量，A/D轉(zhuǎn)換集成電路的設(shè)計目標(biāo)是通過單片IC芯片把輸入的模擬電信號轉(zhuǎn)換成脈沖形式的數(shù)字信號輸出。從電路結(jié)構(gòu)上看，當(dāng)前實現(xiàn)A/D轉(zhuǎn)換功能主要有閃爍型、電容積分型、逐次逼近型、流水線型和-型等。采用不同的電路結(jié)構(gòu)設(shè)計出來的AD轉(zhuǎn)換器的性

25、能也各不相同，下面具體介紹這些結(jié)構(gòu)的電路設(shè)計及其性能特點2.1.1 閃爍型A/D轉(zhuǎn)換電路閃爍型A/D轉(zhuǎn)換電路結(jié)構(gòu)最簡單、轉(zhuǎn)換速度最快。圖2.1.1為N位閃爍型A/D轉(zhuǎn)換電路的結(jié)構(gòu)框圖。它采用并行比較結(jié)構(gòu)，模擬輸入同時與個參考電壓比較，只需一次轉(zhuǎn)換就得到N位二進制數(shù)字量。它的轉(zhuǎn)換時問只受到比較器和編碼電路延遲時間的限制；精度主要取決于電阻串的匹配精度和比較器的失調(diào)電壓。它的缺點是分壓電阻和比較器的數(shù)量與分辨率成指數(shù)關(guān)系，從而導(dǎo)致輸入電容、面積與功耗都非常大；而且比較器的亞穩(wěn)態(tài)和失配均會引起閃爍碼，造成輸出不穩(wěn)定。所以，閃爍型A/D轉(zhuǎn)換電路特別適合超高速但低分辨率的場合。要提高閃爍型A/D轉(zhuǎn)換電路

26、的性能，減少其輸入電容和提高比較器的性能是關(guān)鍵。為了達到這一目的，采用了各種的新技術(shù)，如使用插值技術(shù)減少輸入電容、使用平均法減少比較器的隨機失調(diào)引起的非線性的影響等。采取有效的編碼策略可以減小編碼延遲，提高轉(zhuǎn)換速度。圖2.1.1 閃爍型A/D轉(zhuǎn)換電路結(jié)構(gòu)框圖2.1.2 電容積分型A、D轉(zhuǎn)換電路電容積分型A/D轉(zhuǎn)換是一種以時間作為中間變量的間接方式的A/D轉(zhuǎn)換方式，結(jié)構(gòu)框圖如圖2.1.2。它通過兩次積分將輸入的模擬電壓轉(zhuǎn)換成與其平均值成正比的時間間隔，并在此時間間隔內(nèi)利用計數(shù)器對時鐘脈沖進行計數(shù)，從而實現(xiàn)A/D轉(zhuǎn)換。這種轉(zhuǎn)換電路的優(yōu)點是抗干擾能力較強，主要因為前端使用了積分器，其積分相當(dāng)于對長時

27、間采樣的測量過程求平均值，能抑制高頻噪聲和固定工頻干擾，在增加分辨率的同時減小噪音；并且對電路元器件的精度要求不高，可以用精度比較低的元器件制成精度較高的A/D轉(zhuǎn)換器。缺點是轉(zhuǎn)換時間隨分辨率成指數(shù)增長，轉(zhuǎn)換速度比非積分型器件要慢許多，但適合于傳感器、數(shù)字儀表等低速精密測量領(lǐng)域。在需要提高轉(zhuǎn)換速度的場合，可以使用多斜率積分型和新穎的基于電流模式的算法等。圖2.1.2 電容積分爍型A/D轉(zhuǎn)換電路結(jié)構(gòu)框圖2.1.3 逐次逼近型A/D轉(zhuǎn)換電路 逐次逼近型A/D轉(zhuǎn)換電路使用二分搜索算法，結(jié)構(gòu)框圖如圖2.1.3。啟動轉(zhuǎn)換后，先將逐次逼近寄存器SAR最高位置“1”，其余位置“0”，相當(dāng)于取參考電壓的l/2與

28、輸入電壓進行比較。若/2，那么將最高位置“0”；此后次高位置“1”，相當(dāng)于在1/2范圍中再對半搜索。若/2 那么最高位和次高位均為1，這相當(dāng)于在另一個1/2 范圍中再作對半搜索。如此進行直到SAR的所有位都在逐次逼近過程中被確定。SAR的輸出即為所需的二進制數(shù)字量。由此可見，這類A/D轉(zhuǎn)換器在一個時鐘周期只完成一位轉(zhuǎn)換。若要獲得N位的分辨率，它就必須執(zhí)行N次比較操作，因此轉(zhuǎn)換速度慢。它的優(yōu)點是占用面積小，復(fù)雜度和功耗通常低于其它類型的A/D轉(zhuǎn)換電路，同時分辨率也較高，且不存在延遲問題。逐次逼近型A/D轉(zhuǎn)換電路的性能主要取決于N位D/A轉(zhuǎn)換器。早期的D/A轉(zhuǎn)換器用精密電阻網(wǎng)絡(luò)來實現(xiàn)，精度不高；目

29、前多采用的以電容陣列為基礎(chǔ)的電荷重分布型D/A轉(zhuǎn)換器，可以達到很高的精度，分辨率最高達到22 bit，在此基礎(chǔ)上實現(xiàn)的A/D轉(zhuǎn)換電路精度可達16 bit。相對于傳統(tǒng)的二分搜索算法，雙逐次逼近算法、雙抽樣技術(shù)等可以有效地提高轉(zhuǎn)換速度。圖2.1.3 電容積分爍型A/D轉(zhuǎn)換電路結(jié)構(gòu)框圖2.1.4 -型A/D轉(zhuǎn)換電路-型A/D轉(zhuǎn)換則是用過采樣技術(shù)實現(xiàn)，結(jié)構(gòu)框圖如圖2.1.4所示，它分為模擬 -調(diào)制器和數(shù)字抽取濾波器兩部分。 -調(diào)制器是以極高的采樣率對輸入的模擬信號采樣，并對兩個采樣之間的差值進行低位量化，產(chǎn)生用低位碼表示的高速 -數(shù)字流；然后將其送到數(shù)字抽取濾波器進行抽取濾波，得到高分辨率的數(shù)字信號。

30、 -型A/D轉(zhuǎn)換的突出優(yōu)點是轉(zhuǎn)換精度高，可達24 bit以上。它將過采樣技術(shù)和噪聲整形技術(shù)、數(shù)字濾波技術(shù)相結(jié)合來獲得高分辨率和理想的噪聲衰減特性。其特點是只需要少量關(guān)鍵的模擬器件，大部分功能都在數(shù)字領(lǐng)域完成。這樣能充分利用成熟的數(shù)字處理技術(shù)，可以實現(xiàn)與數(shù)字系統(tǒng)的集成，同時降低對元器件匹配精度的要求。但過采樣技術(shù)要求采樣頻率遠(yuǎn)高于輸入信號頻率，限制了輸入信號的帶寬；且隨著過采樣率的增加，功耗會大大增加。因此，這類A/D芯片主要應(yīng)用于音頻、數(shù)據(jù)測量等低頻高分辨率場合。為了將 -型A/D轉(zhuǎn)換電路與高速應(yīng)用相結(jié)合，可采用多級噪聲整形結(jié)構(gòu)、多位量化法等方法，它們均能在保證高分辨率的前提下通過適當(dāng)降低過采

31、樣率來達到提高轉(zhuǎn)換速率的目的。圖2.1.4 -型A/D轉(zhuǎn)換電路結(jié)構(gòu)框圖2.1.5流水線型A/D轉(zhuǎn)換電路 流水線型A/D轉(zhuǎn)換電路采用多個低分辨率的閃爍型A/D轉(zhuǎn)換電路對采樣信號進行分級量化，然后將各級的數(shù)字輸出進行延遲和組合校正，產(chǎn)生一個高分辨率的數(shù)字輸出。圖2.1.5所示為走級流水線型A/D轉(zhuǎn)換電路的結(jié)構(gòu)框圖。每一級都包含抽樣保持電路、低分辨率的A/D子轉(zhuǎn)換電路、低分辨率的D/A轉(zhuǎn)換電路、減法器和級間增益放大器。這種A/D轉(zhuǎn)換電路的優(yōu)點是：每級都有獨立的抽樣/保持電路，可以同時對前一級的余量進行處理，達到很高的轉(zhuǎn)換速率；每一級數(shù)字輸出都有冗余位，可以利用數(shù)字校正技術(shù)消除冗余，提高分辨率；與同分

32、辨率的閃爍型A/D轉(zhuǎn)換電路相比，它能大大降低電路規(guī)模與功耗。但它也存在一些缺點：需要復(fù)雜的基準(zhǔn)電路與偏置結(jié)構(gòu)；輸入信號必須穿過數(shù)級電路，造成流水線延遲；而各級輸出必須要嚴(yán)格同步；要求5O 的占空因數(shù)以及最小的時鐘頻率等。為了提高流水線型A/D轉(zhuǎn)換電路的性能，采用了多種方法。如采用開環(huán)結(jié)構(gòu)、雙抽樣等新技術(shù)來提高速度；采用自我校正算法、背景校正算法等新的數(shù)字校正算法來提高分辨率。流水線型A/D轉(zhuǎn)換還可以在保持高速高分辨率的同時，采用各種技巧來減少功耗。比如流水線各級組件的按比例減小，使用動態(tài)比較器、運算放大器的共用等都被提出；特別是低電壓電源的使用，給流水線型A/D提出了更高的設(shè)計要求。圖2.1.

33、4 流水線型A/D轉(zhuǎn)換電路結(jié)構(gòu)框圖2.2 本文版圖設(shè)計的A/D電路詳情 這文設(shè)計的A/D電路是電容積分型A/D電路。電路的具體結(jié)果如圖2.2.1所示。圖2.2.1 A/D轉(zhuǎn)換電路結(jié)構(gòu)框圖本文版圖設(shè)計的是二級比較模塊。是將一級比較器中輸出的8組數(shù)據(jù)進行比較得出一個64位的數(shù)，將這結(jié)果再送到譯碼器中。圖2.2.2是其中一個比較器。圖2.2.2 比較器簡圖3.版圖前準(zhǔn)備3.1電路原理圖分析 我們拿到電路原理圖之后，不是立刻就開始進行版圖設(shè)計，而是先對電路原理圖進行分析。如果你沒有對電路原理圖進行分析和了解就草率的進行版圖設(shè)計，那么你所畫出來的版圖可能就是廢品，你所做的努力都是白費。所以我們拿到電路原

34、理圖之后首先我們要向電路設(shè)計者問清楚這電路應(yīng)該要注意什么地方，對電源有什么要求等等。在畫版圖前，我們都要首先注意以下幾點：1.通過的最大電流電路原理圖中通過的最大電流是多少，因為你不注意電流的大小，那么有可能會導(dǎo)致你畫的版圖的電源金屬層因不能通過這么大的電流而燒毀，也有可能因為你畫的金屬層太大導(dǎo)致浪費了面積。圖3.1所示的是這次電路中通過的最大電流。圖3.1當(dāng)我們知道了電路需要通過的最大電流之后我們就要從我們的工藝設(shè)計手冊中找到關(guān)于一條金屬線能安全承受的最大的電流，之后我們通過這一信息來確定金屬線的寬度。一條導(dǎo)線所能承受的電流（I）等于金屬線的寬度（W）乘以電流常數(shù)（）,即。所以： 還有其他需

35、要注意的電流： 圖3.2 電流標(biāo)示 2.匹配 匹配就是使相搭檔的器件的反應(yīng)完全一樣。在一個集成電路（IC）中，你要關(guān)注由于你所知道的在部件制造過程中出現(xiàn)的偏差所引起的兩個器件間的匹配問題。匹配過程可以由版圖設(shè)計者非常成功的完成，也有可能被毀掉，這就要看版圖設(shè)計者的能力。版圖與匹配的關(guān)系相當(dāng)密切，一個從匹配角度看來很差的版圖可能會毀掉一個很好的設(shè)計。相反，一個優(yōu)秀的匹配的版圖可以大大的提升一個設(shè)計。 下圖所示就是需要匹配的器件：圖3.3 匹配元件標(biāo)示圖3.4 匹配元件標(biāo)示 3.其他本設(shè)計中有幾個NMOS管全接地，這是看作電容，但是這電容的是可以忽略的，而這些電容是可以用寄生電容的參數(shù)來代替。如下

36、圖所示圖3.5 小電容4.版圖設(shè)計方案4.1版圖設(shè)計工具Virtuoso簡介Cadence 公司的Virtuoso 定制設(shè)計平臺是一個全面的系統(tǒng)，能夠加速差異化定制芯片的精確設(shè)計。個人消費電子和無線產(chǎn)品已經(jīng)成為當(dāng)今世界電子市場的主導(dǎo)力量。這些設(shè)備對于新功能和特性的無止境的要求促進了RF、模擬和混合信號應(yīng)用設(shè)備的前所未有的發(fā)展。為創(chuàng)造滿足其需求的新產(chǎn)品，IC 設(shè)計師必須掌握精確的模擬數(shù)值電壓、電流、電荷，以及電阻與電容等參數(shù)值的持續(xù)比率。這就是企業(yè)采用定制設(shè)計的時候。全定制設(shè)計在讓性能最大化的同時實現(xiàn)了面積和功耗的最小化。盡管如此，它需要進行大量的手工作業(yè)，需要一批有著極高技能的特定的工程師。此

37、外，定制模擬電路對于物理效應(yīng)更為敏感，而這在新的納米工藝節(jié)點上進一步得以加強。為簡化設(shè)計定制IC的流程，并將其整合到終端產(chǎn)品中，半導(dǎo)體和系統(tǒng)公司需要精密的軟件和流程方法，以達成迅速上市和迅速量產(chǎn)的目標(biāo)。Virtuoso 定制設(shè)計平臺提供了極其迅速而保證芯片精確的方式，進行定制模擬、RF 和混合信號IC 的設(shè)計。主要優(yōu)點:通用數(shù)據(jù)庫上的集成產(chǎn)品，解決了跨越各工藝節(jié)點的復(fù)雜設(shè)計要求,自動化約束管理有助于維持流程內(nèi)以及廣泛分布于設(shè)計鏈內(nèi)的設(shè)計意圖,高速全面的模擬引擎實現(xiàn)約束精煉全新的底層編輯器讓設(shè)計團隊可以在芯片實現(xiàn)之前探索多種設(shè)計結(jié)構(gòu),新的版圖布置技術(shù)和DFM相結(jié)合，提供了盡可能最佳、最具差異化的

38、定制芯片。Virtuoso版圖編輯器，在層次化的多窗口環(huán)境中使用全套用戶配置和簡單易用的純多邊形版圖編輯特性來加快設(shè)計全定制。通過可選的參數(shù)化單元(Pcell)和強大的具有直接訪問數(shù)據(jù)庫功能的腳本語言SKILL，工具配置與其他工具互操作可以獲得額外加速性能。易于生成和導(dǎo)航復(fù)雜設(shè)計，支持無限的層次及多窗口編輯環(huán)境加速版圖輸入，使用簡單易用和便易于訪問的編輯功能。使用Pcell提高生產(chǎn)率與進行設(shè)計優(yōu)化。OpenAccess數(shù)據(jù)庫可高效、高性能地處理大型設(shè)計。完全層次化的多窗口編輯環(huán)境Virtuoso版圖編輯器提供在任何一個編輯會話中打開多個單元或模塊的能力，或在同一設(shè)計不同視圖幫助確認(rèn)復(fù)雜一致性。

39、集成的全局視窗是個直觀的導(dǎo)航助手，能在總體設(shè)計上下文內(nèi)定位放大的詳細(xì)區(qū)域。優(yōu)化性能的選擇、縮、重畫和其它常用的命令提高版圖設(shè)計生產(chǎn)率圖Virtuoso Analog Design Environment (VirtuosoADE): Virtuoso 模擬電路設(shè)計環(huán)境是Virtuoso全定制設(shè)計平臺上的模擬設(shè)計與仿真環(huán)境，它是業(yè)界事實上的標(biāo)準(zhǔn)環(huán)境，用于仿真和分析全定制的模擬集成設(shè)計電路設(shè)計以及射頻集成電路設(shè)計，是Virtuoso 規(guī)格驅(qū)動環(huán)境中基于任務(wù)的工具。Virtuoso ADE 中的Spectre 仿真器是一個非常重要的、非直接繼承SPICE（Simulation Program wit

40、h Integrated Circuit Emphasis）的電路數(shù)值模擬器之一。Spectre 仿真器不但能以更快的速度和更好的收斂特性支持現(xiàn)有的所有SPICE 分析，還能提供很多額外的功能。并作為仿真環(huán)境下標(biāo)準(zhǔn)的模擬電路仿真工具。它能夠提供SPICE仿真具有的直流（DC），小信號交流（AC）、瞬態(tài)（TRAN）標(biāo)準(zhǔn)分析功能，也能提供基于工藝參數(shù)的靈敏度（Sensitivity）和蒙特卡洛（Monte Carlo）分析，基于電路拓?fù)洌o源元件參數(shù)）的分析，以及其他重要的電路分析功能。Spectre 在從行為級到晶體管級，從模擬電路到混合信號電路，從原理圖設(shè)計到版圖提取后仿真等各種集成電路設(shè)計自

41、動化提供全方位的支持，其優(yōu)點將遠(yuǎn)遠(yuǎn)超過更高的仿真速度和優(yōu)異的收斂特性。4.2 版圖設(shè)計的要求 集成電路版圖的設(shè)計包括布局、單元配置和布線。一般要求布局要合理、單元配置恰當(dāng)和布線要合適。版圖設(shè)計中對布局、單元配置和布線要求很高，因為一個設(shè)計的布局要合理、單元配置恰當(dāng)和布線要合適，可以大大的節(jié)省芯片的面積，而且布局的好壞還影響著單元配置和布線，而單元配置的好壞也對布局和布線產(chǎn)生影響，布線也制約著布局和單元配置。所以這三者是相互相成的關(guān)系，一個好的版圖設(shè)計就要有一個合理的布局，恰當(dāng)?shù)膯卧渲?，還有就是清晰的布線。在模擬電路版圖設(shè)計中，首先應(yīng)該考慮的是器件的整體布局。對于結(jié)構(gòu)比較簡單的電路，器件布局可

42、以基本與電路圖布局一致。當(dāng)布局有較多無源器件的版圖時，注意將有源和無源器件分開布局。4.2.1 布局 集成電路版圖布局的合理性是指按芯片功能要求及引腳排列的合理性進行布置,邏輯IC是由寄存器、加法器和控制邏輯電路等不同網(wǎng)絡(luò)組成,可以把整個芯片分成許多小區(qū)域,將上述各邏輯部件安排在每個小區(qū)域內(nèi),考查布局合理性的幾條標(biāo)準(zhǔn)是：各引出端的分布是否便與使用或與有關(guān)電路兼容是否符合管殼引出線排列要求。有特殊要求的單元例如對稱、靠近或遠(yuǎn)離是否作了合理安排,例如在CMOS電路版圖中,應(yīng)盡可能使N阱和N管的N區(qū)離得遠(yuǎn)一些,以減小際值,這對輸出級尤為重要。布局是否緊湊,為了使封裝密度最大,希望整個芯片盡可能是方形

43、。溫度分布要合理。一般要求發(fā)熱元件置于芯片中央。在模擬電路版圖設(shè)計中，首先應(yīng)該考慮的是器件的整體布局。對于結(jié)構(gòu)比較簡單的電路，器件布局可以基本與電路圖布局一致。當(dāng)布局有較多無源器件的版圖時，注意將有源和無源器件分開布局。布局的基本原則：芯片的布局設(shè)計是要解決電路圖或邏輯圖中的每個元件、功能單元在版圖中的位置擺布、壓焊點分布、電源線和地線以及主要信號線的走向等。首先確定電路中主要單元（元件）的位置，再以主要單元為中心安置次主要單元和次要單元。相關(guān)單元（包括壓點）要盡量靠近，以主要單元為主調(diào)整單元（器件）的形狀和位置，方便布線，縮短布線。4.2.2 單元配置單元配置通常指門一級乃至晶體管一級元件的

44、安放位置和方向。它包括單元具體形狀的確定和單元方位的選擇。對MOS來講,單獨評價某個單元配置的好壞是沒有意義的,必須從整體角度來分析每個單元配置是否合適,以減小每個電路實際占有面積。生產(chǎn)實際表明,當(dāng)芯片面積降低10%時，每個大圓片上的管芯成品率可以提高15%-20%。為了減小芯片面積,應(yīng)盡量采用并聯(lián)電路或非門形式，少用串聯(lián)電路與非門形式。在圖形結(jié)構(gòu)方面,大跨導(dǎo)管用梳狀或馬蹄形較好，占用芯片面積小小跨導(dǎo)管宜采用條狀圖形。對于用作大電阻的負(fù)載管，溝道的長度和寬度可適當(dāng)放寬。 單元配置的基本原則：相關(guān)單元要盡量靠近，可以合并的單元就要合并，不能靠近的則放不同位置，方便布線，縮短布線。盡量減少芯片面積

45、。4.2.3 布線布線是根據(jù)電路的連接關(guān)系將各單元及相應(yīng)壓焊點用連線連接起來。隨著集成度的提高，芯片內(nèi)部的布線日益復(fù)雜，電路中布線所占的總面積往往是其中元件總面積的好幾倍，因此布線的RC時間常數(shù)將是電路工作速度的主要限制因素。在硅柵MOS中，主要的布線是金屬線和多晶硅線，因而常常以一種作為水平方向布線，而以另一種作為垂直方向布線，長距離連線用金屬線，多晶硅和擴散區(qū)一般僅用于短距離連線。當(dāng)多晶硅從金屬連線下面穿過時，為了減小寄生電容，在金屬膜下面的多晶硅長度要盡可能短。減少布線長度，特別是減少細(xì)連線的長度，是布線是否合適的重要標(biāo)志。對那些要防止互相引起串?dāng)_的布線，一定要遠(yuǎn)離行走，切不可靠攏并行。

46、電源線和地線是兩條幾乎涉及整個芯片各個位置的全局引線, 它們的電性能保障和布線結(jié)果會對芯片產(chǎn)生直接的影響，通常采用金屬線, 在深亞微米工藝中采用金屬硅化物膜, 在版圖設(shè)計中電源地線設(shè)計十分重要，它們是布線中最復(fù)雜的引線。因為在電源地線引線上要流過整個芯片的電流，如果金屬引線設(shè)計得過寬，將占用較大的芯片面積，如果金屬引線太窄，則引線電阻的電壓降增大以致影響電路的正常工作，金屬電子遷移率問題則可導(dǎo)致電源地線過早失效同時它們與芯片中的其他引線不同，有晶體管的地方都要布置它們, 在焊盤周圍的輸人保護電路和輸出驅(qū)動電路也都需要它們。通常要求電源地線的寬度遠(yuǎn)大于信號線的寬度。為了滿足電性能要求, 電源和地

47、線網(wǎng)絡(luò)必須盡可能布在同一金屬層上, 單層金屬層上進行布線必須滿足互不產(chǎn)生交叉的平面性要求。 布線的基本原則：最常用的布線層有金屬、多晶硅和擴散區(qū)，其寄生電阻和寄生電容有所不同。電源線、地線選擇金屬層布線，線寬要考慮電流容量（一般)。長信號線一般選擇金屬層布線，應(yīng)盡量避免長距離平行走線。多晶硅布線和擴散區(qū)布線不能交叉而且要短。必須用多晶硅走長線時，應(yīng)同時用金屬線在一定長度內(nèi)進行短接。4.2.4其他注意 1.線寬分配 在模擬版圖中，線寬是需要設(shè)計的。太窄的線寬將導(dǎo)致導(dǎo)線寄生電阻過大引起壓降影響功能，甚至因為無法承載支路電流而使走線被燒斷；而太寬的線寬將增加寄生，浪費面積。根據(jù)電路中每條支路的峰值電

48、流計算最小線寬，以保證電路能在正常的工作電流下工作。1 m的線寬一般認(rèn)為可以承載1 mA的電流。比如，本文中的混頻器支路最大電流為526 mA，因此，設(shè)計中，比較保守地將最小線寬定為6 m；同時，布線時需要合理安排，以保證電流的平均流動。 2. 噪聲處理 對于電路中可能產(chǎn)生的噪聲，可以通過版圖的優(yōu)化來防止。減少噪聲的方法主要可以采用給電路加“保護環(huán)”(guard ring)以及把安靜模塊和噪聲大的模塊遠(yuǎn)離等方式。本文的電路中，低噪聲放大器對噪聲的要求很高。我們采用給電路中的每個M1和M2管都加上保護環(huán)，并且注意有源器件和無源器件的分離。整個LNA電路在走線上也注意避免將敏感信號線和其他線交叉走

49、線。 3. 對稱性設(shè)計 在模擬電路中，對稱性能夠減小差分電路產(chǎn)生的失調(diào)電壓，還可以抑制共模噪聲和偶次非線性效應(yīng)，減小電路對溫度的敏感度。本文混頻器電路對于對稱性的要求很高，我們采用以下對稱方式：1)保持器件方向一致當(dāng)器件擺放方向不一致時，會導(dǎo)致刻蝕誤差，嚴(yán)重影響其匹配性。因此，本文設(shè)計的版圖中，所有器件的布局方向均一致。2)指狀交叉結(jié)構(gòu)(一維交叉耦合)對于某些情況，如完全相同的ABCD 4個器件，如果它們是需要對稱的器件，將產(chǎn)生這樣的問題：當(dāng)器件ABCD緊靠著排列時，A和B之間的距離始終與A和C以及A和D之間的距離不一致。4個器件的匹配性就會變差。解決這個問題的方法是將每個器件均拆分成2個以上

50、的若干器件，然后以交叉方式排列。這樣。每個器件和其他3個器件的距離完全相同。在本文混頻器電路中，器件M0M3采用這種結(jié)構(gòu)。3)質(zhì)心對稱 ：對于大尺寸的器件，由于工藝實現(xiàn)時在水平方向上產(chǎn)生的離子濃度梯度變化將變得明顯，從而影響器件(如差分對)的對稱性，此時，指狀交叉結(jié)構(gòu)已不能解決這個問題。因此，將器件拆分成偶數(shù)個，對角線交叉排列，這樣，沿X軸方向和Y軸方向的一階梯度效應(yīng)就會相互抵消，改善了電路的對稱性。混頻器的M4M5兩個大尺寸nmos管采用該結(jié)構(gòu)。4)布線對稱性：由于采用插指對稱結(jié)構(gòu)以及質(zhì)心對稱結(jié)構(gòu)，大大提高了布線的復(fù)雜度，對布線的對稱性提出較高要求。特別是對于質(zhì)心對稱結(jié)構(gòu)，對角線交叉的器件三

51、端連線變得尤為復(fù)雜。此時，采用比較經(jīng)濟的“衣架”型布線，在并排的器件上下方安排好柵極、源極和漏極的公共線，各器件只需將互相連接的極上金屬線往公共線上“掛”起，就可以比較方便地實現(xiàn)電路連接，并且保證對稱。5.版圖設(shè)計5.1 CMOS工藝簡介CMOS 工藝技術(shù)是當(dāng)代VLSI 工藝的主流工藝技術(shù)，它是在PMOS 與NMOS工藝基礎(chǔ)上發(fā)展起來的。其特點是將NMOS 器件與PMOS 器件同時制作在同一硅襯底上。CMOS 工藝技術(shù)一般可分為三類，即P 阱CMOS工藝，N 阱CMOS 工藝，雙阱CMOS 工藝P 阱CMOS 工藝以N 型單晶硅為襯底，在其上制作P阱。NMOS 管做在P 阱內(nèi)，PMOS管做在N

52、 型襯底上。P阱工藝包括用離子注入或擴散的方法在N型襯底中摻進濃度足以中和N 型襯底并使其呈P 型特性的P 型雜質(zhì)，以保證P 溝道器件的正常特性。阱雜質(zhì)濃度的典型值要比N 型襯底中的高510 倍才能保證器件性能。然而P 阱的過度摻雜會對N 溝道晶體管產(chǎn)生有害的影響，如提高了背柵偏置的靈敏度，增加了源極和漏極對P 阱的電容等。電連接時，P 阱接最負(fù)電位，N 襯底接最正電位，通過反向偏置的PN 結(jié)實現(xiàn)PMOS 器件和NMOS 器件之間的相互隔離。P 阱CMOS芯片剖面示意圖：圖5.1.1P阱CMOS 芯片剖面N 阱CMOS 正好和P 阱CMOS 工藝相反，它是在P 型襯底上形成N 阱。因為N溝道器

53、件是在P 型襯底上制成的，這種方法與標(biāo)準(zhǔn)的N 溝道MOS(NMOS)的工藝是兼容的。在這種情況下，N 阱中和了P 型襯底， P 溝道晶體管會受到過渡摻雜的影響。早期的CMOS 工藝的N阱工藝和P阱工藝兩者并存發(fā)展。但由于N阱CMOS中NMOS管直接在P型硅襯底上制作，有利于發(fā)揮NMOS器件高速的特點，因此成為常用工藝。N 阱CMOS 芯片剖面示意圖：圖5.1.2N阱CMOS 芯片剖面隨著工藝的不斷進步，集成電路的線條尺寸不斷縮小，傳統(tǒng)的單阱工藝有時已不滿足要求，雙阱工藝應(yīng)運而生。通常雙阱CMOS 工藝采用的原始材料是在N+或P+襯底上外延一層輕摻雜的外延層，然后用離子注入的方法同時制作N 阱和

54、P 阱。使用雙阱工藝不但可以提高器件密度，還可以有效的控制寄生晶體管的影響，抑制閂鎖現(xiàn)象。MOS 工藝的自對準(zhǔn)結(jié)構(gòu)，自對準(zhǔn)是一種在圓晶片上用單個掩模形成不同區(qū)域的多層結(jié)構(gòu)的技術(shù)，它消除了用多片掩模所引起的對準(zhǔn)誤差。在電路尺寸縮小時，這種有力的方法用得越來越多。有許多應(yīng)用這種技術(shù)的例子，例子之一是在多晶硅柵MOS 工藝中，利用多晶硅柵極對柵氧化層的掩蔽作用，可以實現(xiàn)自對準(zhǔn)的源極和漏極的離子注入。形成了圖形的多晶硅條用作離子注入工序中的掩模，用自己的“身體”擋住離子向柵極下結(jié)構(gòu)（氧化層和半導(dǎo)體）的注入，同時使離子對半導(dǎo)體的注入正好發(fā)生在它的兩側(cè)，從而實現(xiàn)了自對準(zhǔn)。而且原來呈半絕緣的多晶硅本身在大量

55、注入后變成低電阻率的導(dǎo)電體?？梢姸嗑Ч璧膽?yīng)用實現(xiàn)“一箭三雕”之功效。5.2 MOS管設(shè)計5.2.1 MOS管圖形尺寸的設(shè)計5.2.1.1 MOS管寬長比(W/L)的確定1. NMOS邏輯門電路NMOS邏輯門電路是有比電路，根據(jù)VOL的要求，確定最小。 E/E飽和負(fù)載 E/D根據(jù)負(fù)載情況和速度要求(和) 確定負(fù)載管和等效輸入管的最小W/L 。(3) 根據(jù)功耗的要求來確定負(fù)載管最大的W/L 。(4) 根據(jù)上述結(jié)果最終確定負(fù)載管和等效輸入管的W/L 。(5) 根據(jù)輸入結(jié)構(gòu)和等效輸入管的W/L確定每個輸入管的W/L 。2. CMOS邏輯門電路(1) 根據(jù)抗干擾能力(噪聲容限、輸入轉(zhuǎn)折電壓)確定范圍。

56、根據(jù)負(fù)載情況和速度要求(和) 確定等效的PMOS管和NMOS管的最小W/L 。(3) 根據(jù)上述結(jié)果最終確定等效的PMOS管和NMOS管的最小W/L。(4) 根據(jù)電路結(jié)構(gòu)和等效的W/L確定每個管的W/L 。 3. 傳輸門電路MOS的W/L直接影響傳輸門的導(dǎo)通電阻，因而影響傳輸速度。因此，根據(jù)傳輸速度的要求、負(fù)載情況和前級驅(qū)動情況來確定MOS管的W/L.(2) 對于CMOS傳輸門，一般應(yīng)當(dāng)考慮NMOS管和PMOS管特性的對稱性。5.2.1.2 MOS管溝道長度(L)的確定 (1)要考慮MOS管的耐壓能力，一般MOS管的擊穿電壓由源漏穿通電壓決定： (2)要考慮工藝水平。 (3)要考慮溝道長度調(diào)制效

57、應(yīng)對特性的影響。 (4)對于窄溝（長溝）器件應(yīng)先考慮確定溝道寬度W，然后再根據(jù)已確定W/L的值來確定L的值。5.2.1.3 MOS管溝道寬度(W)的確定 (1)根據(jù)已確定的W/L 和L的值來確定W的值。(2)對于窄溝（長溝）器件，應(yīng)根據(jù)工藝水平先考慮確定溝道寬度W，然后再根據(jù)已確定W/L的值來確定L的值。5.2.1.4 MOS管源漏區(qū)尺寸的確定一般是根據(jù)MOS管的溝道寬度W和相關(guān)的設(shè)計規(guī)則來確定源漏區(qū)最小尺寸。源漏區(qū)尺寸越小，寄生電容以及漏電就越小。5.2.2 MOS管版圖圖5.2.2.1中分別是一個PMOS和一個NMOS。有源區(qū)是定義MOS管可以形成的地方的擴散區(qū)間，也就是說只有被有源區(qū)覆蓋

58、的部分才是MOS管的有效部分。為了與阱(wel1)或者襯底(substrate)接觸連接，需要一個叫做選擇區(qū)域(select area)的反型擴散。而多晶硅在本圖中的作用則是用來形成MOS管的柵電極。藍(lán)色的2條金屬連線分別作為MOS管的漏極電極和源極電極。在本例中我們采用的是N阱CMOS工藝，則襯底是P型低摻雜。N溝道MOS管直接在襯底上制造，在圖5.2.2.1中，NMOS只需要選用n選擇。因為一般NMOS晶體管襯底接低電源端，所以為了讓P型襯底與接口接觸要采用P選擇。而P溝道MOS管則需要做在N阱上，然后采用P選擇。因為一般PMOS晶體管襯底接高電源，為了讓作為PMOS襯低的N阱與接口接觸，

59、采用N選擇。用紅色表示的多晶硅被綠色有源區(qū)覆蓋的部分才作為MOS管的有效柵電極，該矩形寬邊方向就是MOS管子的有效溝道長度(L)，而矩形長邊方向則是溝道寬度(W)所以矩形的長寬比就是管子的(寬長比)。對于圖1NMOS，PMOS的=14：4。由于CMOS工藝在整片硅片上要淀積厚氧化層作隔離，需要采用圖中黑色方塊表示的接觸。對于圖5.2.2.1中的MOS管，用來連接處在隔離厚氧化層下的源、漏和之上金屬連線。而作為接口和接口，則需要連接處在隔離厚氧化層的襯底和之上的金屬連線。 圖5.2.2.1PMOS和NMOS版圖MOS 管的簡化版圖設(shè)計希望盡量得到正方形圖案才是最緊湊的。如果MOS 的溝道寬長比比

60、較大,則版圖上的MOS 管是非常的瘦長的,根據(jù)圖5.2.2.2的MOS管等效拆分原理,這時我們可以適當(dāng)?shù)膶⒁粋€溝道寬長比為W/L拆成n個寬長比為1/n*W/L的管子來表示，在版圖則參看圖5.2.2.3,進一步在版圖上簡化則可以將拆分后的管子的源極或者漏極重疊在一起,參見圖5.2.2.4：圖5.2.2.2MOS管等效拆分原理 圖5.2.2.3 MOS管拆分 圖5.2.2.4 MOS管合并5.3 電容版圖 一個 MOS 晶體管能作為電容使用，但輕摻雜背柵增加了它的寄生電阻。可以獲得較好的結(jié)果是使用在重?fù)诫s擴散區(qū)形成的氧化層電介質(zhì)層薄膜。在標(biāo)準(zhǔn)雙極工藝中制備的MOS 電容有時使用發(fā)射擴散區(qū)作為下極板