樂曲演奏電路設(shè)計-正文

1、目錄 TOC o 1-5 h z u HYPERLINK l _Toc326954466 1、EDA技術(shù)發(fā)展及介紹 PAGEREF _Toc326954466 h 1 HYPERLINK l _Toc326954467 1.1EDA技術(shù)的介紹 PAGEREF _Toc326954467 h 1 HYPERLINK l _Toc326954468 1.2 EDA技術(shù)的發(fā)展 PAGEREF _Toc326954468 h 1 HYPERLINK l _Toc326954469 1.3 VHDL硬件描述語言的特點 PAGEREF _Toc326954469 h 2 HYPERLINK l _Toc3

2、26954470 2、總體方案設(shè)計 PAGEREF _Toc326954470 h 4 HYPERLINK l _Toc326954471 2.1設(shè)計內(nèi)容 PAGEREF _Toc326954471 h 4 HYPERLINK l _Toc326954472 2.2設(shè)計方案比較 PAGEREF _Toc326954472 h 4 HYPERLINK l _Toc326954473 2.3方案論證 PAGEREF _Toc326954473 h 5 HYPERLINK l _Toc326954474 3、單元模塊設(shè)計 PAGEREF _Toc326954474 h 7 HYPERLINK l _

3、Toc326954475 3.1晶振電路 PAGEREF _Toc326954475 h 7 HYPERLINK l _Toc326954476 3.2電源電路 PAGEREF _Toc326954476 h 8 HYPERLINK l _Toc326954477 3.3七段數(shù)碼管顯示電路 PAGEREF _Toc326954477 h 9 HYPERLINK l _Toc326954478 3.4 蜂鳴器電路 PAGEREF _Toc326954478 h 10 HYPERLINK l _Toc326954479 4、特殊器件的介紹 PAGEREF _Toc326954479 h 11 HY

4、PERLINK l _Toc326954480 4.1 CPLD器件介紹 PAGEREF _Toc326954480 h 11 HYPERLINK l _Toc326954481 4.2 FPGA器件介紹 PAGEREF _Toc326954481 h 11 HYPERLINK l _Toc326954482 4.3 EPM240T100C5器件 PAGEREF _Toc326954482 h 12 HYPERLINK l _Toc326954483 5、軟件實現(xiàn) PAGEREF _Toc326954483 h 13 HYPERLINK l _Toc326954484 5.1軟件設(shè)計 PAGE

5、REF _Toc326954484 h 13 HYPERLINK l _Toc326954485 6、系統(tǒng)仿真及調(diào)試 PAGEREF _Toc326954485 h 17 HYPERLINK l _Toc326954486 6.1仿真 PAGEREF _Toc326954486 h 17 HYPERLINK l _Toc326954487 6.2 調(diào)試 PAGEREF _Toc326954487 h 19 HYPERLINK l _Toc326954488 7、總結(jié) PAGEREF _Toc326954488 h 20 HYPERLINK l _Toc326954489 7.1設(shè)計小結(jié) PAG

6、EREF _Toc326954489 h 20 HYPERLINK l _Toc326954490 7.2設(shè)計收獲 PAGEREF _Toc326954490 h 20 HYPERLINK l _Toc326954491 7.3設(shè)計改進(jìn)與功能擴展 PAGEREF _Toc326954491 h 20 HYPERLINK l _Toc326954492 7.4 致謝 PAGEREF _Toc326954492 h 21 HYPERLINK l _Toc326954493 8、參考文獻(xiàn) PAGEREF _Toc326954493 h 22 HYPERLINK l _Toc326954494 附錄一

7、：電路原理圖 PAGEREF _Toc326954494 h 23 HYPERLINK l _Toc326954495 附錄二：Technology map PAGEREF _Toc326954495 h 241、EDA技術(shù)發(fā)展及介紹1.1EDA技術(shù)的介紹EDA是電子設(shè)計自動化（Electronic Design Automation）的縮寫，在20世紀(jì)60年代中期從計算機輔助設(shè)計（CAD）、計算機輔助制造（CAM）、計算機輔助測試（CAT）和計算機輔助工程（CAE）的概念發(fā)展而來的計算機軟件系統(tǒng)。EDA技術(shù)是指以計算機為工作平臺，融合了應(yīng)用電子技術(shù)、計算機技術(shù)、信息處理及智能化技術(shù)的最新成果

8、，進(jìn)行電子產(chǎn)品的自動設(shè)計。利用EDA工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計出IC版圖或PCB版圖的整個過程的計算機上自動處理完成?，F(xiàn)在對EDA的概念或范疇用得很寬。包括在機械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個領(lǐng)域，都有EDA的應(yīng)用。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機制造過程中，從設(shè)計、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。本文所指的EDA技術(shù)，主要針對電子電路設(shè)計、PCB設(shè)計和IC設(shè)計。EDA設(shè)計可分為系統(tǒng)級、電路級和物理實現(xiàn)

9、級。 1.2 EDA技術(shù)的發(fā)展 EDA技術(shù)的發(fā)展始于70年代，至今經(jīng)歷了三個階段。電子線路的CAD(計算機輔助設(shè)計)是EDA發(fā)展的初級階段，是高級EDA系統(tǒng)的重要組成部分。它利用計算機的圖形編輯、分析和存儲等能力，協(xié)助工程師設(shè)計電子系統(tǒng)的電路圖、印制電路板和集成電路板圖;采用二維圖形編輯與分析，主要解決電子線路設(shè)計后期的大量重復(fù)性工作，可以減少設(shè)計人員的繁瑣重復(fù)勞動，但自動化程度低，需要人工干預(yù)整個設(shè)計過程。這類專用軟件大多以微機為工作平臺，易于學(xué)用，設(shè)計中小規(guī)模電子系統(tǒng)可靠有效，現(xiàn)仍有很多這類專用軟件被廣泛應(yīng)用于工程設(shè)計。80年代初期，EDA技術(shù)開始技術(shù)設(shè)計過程的分析，推出了以仿真(邏輯模擬

10、、定時分析和故障仿真)和自動布局與布線為核心的EDA產(chǎn)品，這一階段的EDA已把三維圖形技術(shù)、窗口技術(shù)、計算機操作系統(tǒng)、網(wǎng)絡(luò)數(shù)據(jù)交換、數(shù)據(jù)庫與進(jìn)程管理等一系列計算機學(xué)科的最新成果引入電子設(shè)計，形成了CAE計算機輔助工程。也就是所謂的EDA技術(shù)中級階段。其主要特征是具備了自動布局布線和電路的計算機仿真、分析和驗證功能。其作用已不僅僅是輔助設(shè)計，而且可以代替人進(jìn)行某種思維。CAE這種以原理圖為基礎(chǔ)的EDA系統(tǒng)，雖然直觀，且易于理解，但對復(fù)雜的電子設(shè)計很難達(dá)到要求，也不宜于設(shè)計的優(yōu)化。 所以，90年代出現(xiàn)了以自動綜合器和硬件描述語言為基礎(chǔ)，全面支持電子設(shè)計自動化的ESDA(電子系統(tǒng)設(shè)計自動化)，即ED

11、A階段、也就是目前常說的EDA.過去傳統(tǒng)的電子系統(tǒng)電子產(chǎn)品的設(shè)計方法是采用自底而上(Bottom_ Up)的程式，設(shè)計者先對系統(tǒng)結(jié)構(gòu)分塊，直接進(jìn)行電路級的設(shè)計。這種設(shè)計方式使設(shè)計者不能預(yù)測下一階段的問題，而且每一階段是否存在問題，往往在系統(tǒng)整機調(diào)試時才確定，也很難通過局部電路的調(diào)整使整個系統(tǒng)達(dá)到既定的功能和指標(biāo)，不能保證設(shè)計一舉成功。EDA技術(shù)高級階段采用一種新的設(shè)計概念:自頂而下(Top_ Down)的設(shè)計程式和并行工程(Concurrent engineering)的設(shè)計方法，設(shè)計者的精力主要集中在所要電子產(chǎn)品的準(zhǔn)確定義上，EDA系統(tǒng)去完成電子產(chǎn)品的系統(tǒng)級至物理級的設(shè)計。此階段EDA技術(shù)的

12、主要特征是支持高級語言對系統(tǒng)進(jìn)行描述，高層次綜合(High Level Synthesis)理論得到了巨大的發(fā)展，可進(jìn)行系統(tǒng)級的仿真和綜合。1.3 VHDL硬件描述語言的特點與其他硬件描述語言相比，VHDL具有以下特點：(1)功能強大、設(shè)計靈活。VHDL具有功能強大的語言結(jié)構(gòu)，可以用簡潔明確的源代碼來描述復(fù)雜的邏輯控制。它具有多層次的設(shè)計描述功能，層層細(xì)化，最后可直接生成電路級描述。VHDL支持同步電路、異步電路和隨機電路的設(shè)計，這是其他硬件描述語言雖不能比擬的。VHDL還支持各種設(shè)計方法，既支持自底向上的設(shè)計，又支持自頂向下的設(shè)計；既支持模塊化設(shè)計，又支持層次化設(shè)計。(2)支持廣泛、易于修改

13、。由于VHDL已經(jīng)成為IEEE標(biāo)準(zhǔn)所規(guī)范的硬件描述語言，目前大多數(shù)EDA工具幾乎都支持VHDL，這為VHDL的進(jìn)一步推廣和廣泛應(yīng)用奠定了基礎(chǔ)。在硬件電路設(shè)計過程中，主要的設(shè)計文件是用VHDL編寫的源代碼，因為VHDL易讀和結(jié)構(gòu)化，所以易于修改設(shè)計。(3)強大的系統(tǒng)硬件描述能力。VHDL具有多層次的設(shè)計描述功能，既可以描述系統(tǒng)級電路，又可以描述門級電路。而描述既可以采用行為描述、寄存器傳輸描述或結(jié)構(gòu)描述，也可以采用三者混合的混合級描述。另外，VHDL支持慣性延遲和傳輸延遲，還可以準(zhǔn)確地建立硬件電路模型。VHDL支持預(yù)定義的和自定義的數(shù)據(jù)類型，給硬件描述帶來較大的自由度，使設(shè)計人員能夠方便地創(chuàng)建高

14、層次的系統(tǒng)模型。(4)獨立于器件的設(shè)計、與工藝無關(guān)。設(shè)計人員用VHDL進(jìn)行設(shè)計時，不需要首先考慮選擇完成設(shè)計的器件，就可以集中精力進(jìn)行設(shè)計的優(yōu)化。當(dāng)設(shè)計描述完成后，可以用多種不同的器件結(jié)構(gòu)來實現(xiàn)其功能。(5)很強的移植能力，易于共享和復(fù)用。VHDL采用基于庫（Library）的設(shè)計方法，可以建立各種可再次利用的模塊。這些模塊可以預(yù)先設(shè)計或使用以前設(shè)計中的存檔模塊，將這些模塊存放到庫中，就可以在以后的設(shè)計中進(jìn)行復(fù)用，可以使設(shè)計成果在設(shè)計人員之間進(jìn)行交流和共享，減少硬件電路設(shè)計。發(fā)展趨勢：目前有多種EDA工具支持采用VHDL進(jìn)行電路綜合、仿真以及實現(xiàn)。一些可編程器件生產(chǎn)商將使用VHDL進(jìn)行電路設(shè)計

15、所需的多種EDA工具集成為統(tǒng)一的開發(fā)平臺提供給用戶，進(jìn)行針對本公司可編程器件產(chǎn)品的開發(fā)，從而使整個設(shè)計流程更加簡捷和易于使用。目前比較常見的是Altera公司的QuartusII 和Xilinx 公司的ISE開發(fā)平臺。2、總體方案設(shè)計2.1設(shè)計內(nèi)容用FPGA器件驅(qū)動蜂鳴器演奏“梁祝”片段。一首樂曲包含三個要素：樂曲聲音頻率，發(fā)音時間的長短，停頓的時間。按照圖1樂譜，設(shè)計相應(yīng)電路控制speaker信號的方波頻率，某一頻率持續(xù)時間長短，各頻率間間隔大小，就可以推動蜂鳴器演奏樂曲。 圖1-1 “梁祝”片段樂譜電路功能模塊為：1、用分頻電路產(chǎn)生不同頻率方波；2、利用計數(shù)器實現(xiàn)speaker信號頻率選擇

16、，某一頻率持續(xù)時間長短，各頻率間間隔大小。 2.2設(shè)計方案比較揚聲器電路AT89S52單片機電源電路方案一：由單片機AT89S52來實現(xiàn)樂曲演奏電路的設(shè)計，外圍電源采用+5V電源供電，時鐘由12MHZ的晶振產(chǎn)生，通過按鍵的狀態(tài)來檢測樂曲演奏狀態(tài)，中央處理器由AT89S52單片機來完成，樂曲演奏狀態(tài)由七段數(shù)碼管來模擬。這種方案，結(jié)構(gòu)簡單容易掌握，各部分電路實現(xiàn)起來都非常容易，在傳統(tǒng)的樂曲演奏設(shè)計中也應(yīng)用得較為廣泛，技術(shù)成熟。其原理框圖如圖2-1所示：晶振電路數(shù)碼管顯示電路 圖2-1單片原理實現(xiàn)框圖方案二：基于現(xiàn)場可編程邏輯門陣列FPGA，通過EDA技術(shù)，采用VerilogHDL硬件描述語言實現(xiàn)樂

17、曲演奏電路設(shè)計。程序設(shè)計思想為：1、用分頻電路產(chǎn)生不同頻率方波；2、利用計數(shù)器實現(xiàn)speaker信號頻率選擇，某一頻率持續(xù)時間長短，各頻率間間隔大小。其框圖如圖2-2所示：2分頻器反饋預(yù)置計數(shù)器 6MHz 揚聲器 音符顯示曲譜產(chǎn)生 4Hz數(shù)碼管 圖2-2樂曲演奏電路原理框圖1方案三：基于現(xiàn)場可編程邏輯門陣列FPGA，通過EDA技術(shù)2采用VerilogHDL硬件描述語言實現(xiàn)樂曲演奏電路設(shè)計。程序設(shè)計思想為：頂層結(jié)構(gòu)所包含的模塊分別有音調(diào)發(fā)生器(ydfsq)模塊、音調(diào)編碼器(ydbmq)模塊、手動自動選擇(bmux)模塊及數(shù)控分頻器(skfpq)模塊。其框圖如圖2-3所示：基準(zhǔn)時鐘6MHz模式選擇

18、 auto手動輸入FPGA時鐘電路數(shù)控分頻器電路音樂節(jié)拍產(chǎn)生電路音調(diào)編碼電路4Hz6MHz揚聲器數(shù)碼管圖3-2樂曲演奏電路原理框圖22.3方案論證根據(jù)聲樂知識，產(chǎn)生音樂的兩個因素是音樂頻率的持續(xù)時間，音樂的十二平均率規(guī)定，每兩個八音度之間的頻率相差一倍，在兩個八音度之間，又可分為12個半音。每兩個半音的頻率比為4。另外，音名A（樂譜中的低音6）的頻率為440HZ，音名B到C之間，E到F之間為半音，其余為全音。由此可以計算出樂譜中從低音1到高音1之間每個音名的頻率如圖2-1-1所示：表2-1 簡譜中的音名與頻率的關(guān)系表2-1 簡譜中的音名與頻率的關(guān)系音名頻率（Hz）音名頻率（Hz）音名頻率（Hz

19、）低音1261.63中音1523.25高音11046.50低音2293.67中音2587.33高音21174.66低音3329.63中音3659.25高音31381.51低音4349.23中音4698.46高音41396.92低音5391.99中音5783.99高音51567.98低音6440中音6880高音61760低音7439.88中音7987.76高音71975.52通過方案一二三的比較，可以看出方案一二的設(shè)計使用分立元件電路較為多，因此會增加電路調(diào)試難度，且電路的不穩(wěn)定性也會隨之增加，而采用FPGA芯片實現(xiàn)的電路，由于在整體性上較好，在信號的處理和整個系統(tǒng)的控制中,FPGA的方案能大大

20、縮減電路的體積,提高電路的穩(wěn)定性。此外其先進(jìn)的開發(fā)工具使整個系統(tǒng)的設(shè)計調(diào)試周期大大縮短，一般來講，同樣的邏輯，基于FPGA要比基于單片機要快很多，因為它們工作的原理是完全不同的。單片機是基于指令工作的，同樣的激勵到達(dá)單片機后，單片機首先要判斷，然后讀取相應(yīng)的指令，最后作出相應(yīng)，這每一步都是需要在單片機的時鐘驅(qū)動下一步步的進(jìn)行。而基于FPGA則是把相應(yīng)的邏輯“暫時”固化為硬件電路了，它對激勵作出的響應(yīng)速度就是電信號從FPGA的一個管腳傳播另一個管腳的傳播速度，當(dāng)然這指的是異步邏輯，同時電信號也要在芯片內(nèi)進(jìn)行一些柵電容的充放電動作，但這些動作都是非常非?？斓摹?2.4方案選擇結(jié)合現(xiàn)代EDA的整體性

21、能的提升，也對其各個部件的性能提出了更高的要求，尤其在現(xiàn)代SOC技術(shù)的引領(lǐng)下，人們對低故障、高實時、高可靠、高穩(wěn)定的性能更加青睞，結(jié)合本設(shè)計的要求及綜合以上比較的情況，我們選擇了方案二進(jìn)行設(shè)計。3、單元模塊設(shè)計本設(shè)計由現(xiàn)場可編程門矩陣（FPGA）作為控制芯片，通過VreilogHDL硬件描述語言設(shè)計，按功能逐層分割實現(xiàn)層次化的設(shè)計?？傮w設(shè)計方案為1、用分頻電路產(chǎn)生不同頻率方波；2、利用計數(shù)器實現(xiàn)speaker信號頻率選擇，某一頻率持續(xù)時間長短，各頻率間間隔大小。下面介紹主要模塊的功能及作用。3.1晶振電路圖3-1晶振電路采用有源晶振作為時鐘信號源，它是一個完整的振蕩器，其內(nèi)部除了石英晶體外還有

22、阻容軟件和晶體管，有源晶振信號質(zhì)量好，比較穩(wěn)定，而且連接方式比較簡單。主要是作為電源濾波，通常使用的為一個電容和電感組成的PI型濾波網(wǎng)絡(luò)，輸出端使用一個小阻值電阻過濾信號。串電阻可減小反射波，避免反射波疊加引起過沖，減少諧波以及阻抗匹配，減小回波干擾及導(dǎo)致的信號過沖。有源晶振不需要DSP的內(nèi)部振蕩器，信號質(zhì)量好，比較穩(wěn)定，而且連接方式相對簡單（主要是做好電源濾波，通常使用一個電容和電感構(gòu)成的PI型濾波網(wǎng)絡(luò)，輸出端用一個小阻值的電阻過濾信號即可），不需要復(fù)雜的配置電路。有源晶振通常的用法：一腳懸空，二腳接地，三腳接輸出，四腳接電壓。相對于無源晶體，有源晶振的缺陷是其信號電平是固定的，需要選擇好合

23、適輸出電平，靈活性較差，而且價格高。對于時序要求敏感的應(yīng)用，個人認(rèn)為還是有源的晶振好，因為可以選用比較精密的晶振，甚至是高檔的溫度補償晶振。有些DSP內(nèi)部沒有起振電路，只能使用有源的晶振，如TI 的6000系列等。有源晶振相比于無源晶體通常體積較大，但現(xiàn)在許多有源晶振是表貼的，體積和晶體相當(dāng)，有的甚至比許多晶體還要小。20MHz以下的晶體晶振基本上都是基頻的器件，穩(wěn)定度好，20MHz以上的大多是諧波的（如3次諧波、5次諧波等等），穩(wěn)定度差，因此強烈建議使用低頻的器件，畢竟倍頻用的PLL電路需要的周邊配置主要是電容、電阻、電感，其穩(wěn)定度和價格方面遠(yuǎn)遠(yuǎn)好于晶體晶振器件。由于本設(shè)計所用的為50MHZ

24、的晶振，而20MHz以下的晶體晶振基本上都是基頻的器件，穩(wěn)定度好，0MHz以上的大多是諧波的（如3次諧波、5次諧波等等），穩(wěn)定度差，因此我們使選用頻的器件，畢竟倍頻用的PLL電路需要的周邊配置主要是電容、電阻、電感，其穩(wěn)定度和價格方面遠(yuǎn)遠(yuǎn)好于晶體晶振器件。3.2電源電路圖3-2電源電路本設(shè)計中使用到了兩個電源，F(xiàn)PGA芯片使用了2種電源，分別為3.3V I/O電源和V核心電源；由于FPGA的功率較大，在加上其他外圍設(shè)備的需求，本實驗開發(fā)平臺上選用的3.3V電源芯片是EP2C8Q208C8N，該芯片能最大輸出電流為3A，完全滿足本實驗平臺的需求；1.2V和3.3V的電源電路分別如圖3-2所示。3

25、.3 七段數(shù)碼管顯示電路 圖3-3 七段數(shù)碼管顯示電路七段數(shù)碼管和普通發(fā)光二極管的發(fā)光原理一樣，為了進(jìn)行直觀顯示而將普通發(fā)光二極管封裝在一起，能夠進(jìn)行16進(jìn)制數(shù)字顯示；有共陽極和共陰極之分，共陽極就是此實驗平臺所使用的鏈接方式，在控制端輸入底點平的時候發(fā)光，在輸入高電平的時候就不發(fā)光。3.4 蜂鳴器電路 圖 3-4 蜂鳴器電路蜂鳴器是一種一體化結(jié)構(gòu)的電子訊響器，采用直流電壓供電，廣泛應(yīng)用于計算機、打印機、復(fù)印機、報警器、電子玩具、汽車電子設(shè)備、電話機、定時器等電子產(chǎn)品中作發(fā)聲器件。蜂鳴器的分類 蜂鳴器主要分為壓電式蜂鳴器和電磁式蜂鳴器兩種類型。蜂鳴器的電路圖形符號 蜂鳴器在電路中用字母“H”或

26、“HA”（舊標(biāo)準(zhǔn)用“FM”、“LB”、“JD”等）表示。根據(jù)蜂鳴器輸入信號頻率的不同決定了其發(fā)聲不同的原理，接通電源后，振蕩器產(chǎn)生的音頻信號電流通過電磁線圈，使電磁線圈產(chǎn)生磁場。振動膜片在電磁線圈和磁鐵的相互作用下，周期性地振動發(fā)聲。由此可以來設(shè)計一個由數(shù)控分頻器控制BUZZER發(fā)聲的簡單實驗。數(shù)控分頻器的預(yù)置值由樂曲的音調(diào)的值來決定，從而間接地控制BUZZER得發(fā)聲頻率。4、特殊器件的介紹4.1 CPLD器件介紹CPLD是Complex Programmable Logic Device的縮寫，它是有最早的PLD器件發(fā)展形成的高密度可編程邏輯器件，它具有編程靈活、集成度高、設(shè)計開發(fā)周期短、適

27、用范圍寬、開發(fā)工具先進(jìn)、設(shè)計制造成本低、對設(shè)計者的硬件經(jīng)驗要求低、標(biāo)準(zhǔn)產(chǎn)品無需測試、保密性強、價格大眾化等特點。 CPLD是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，通過下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標(biāo)芯片中，實現(xiàn)設(shè)計的數(shù)字系統(tǒng)。許多公司都開發(fā)出了CPLD可編程邏輯器件。比較典型的就是Altera、Lattice、Xilinx世界三大權(quán)威公司的產(chǎn)品。如 Altera公司的MAXII器件，就是其極具代表性的一類CPLD器件，是有史以來功耗最低、成本最低的CPLD。MAX II CPLD基

28、于突破性的體系結(jié)構(gòu)，在所有CPLD系列中，其單位I/O引腳的功耗和成本都是最低的。 Altera公司的MAX7000A系列器件是高密度、高性能的EPLD，它是基于第二代MAX結(jié)構(gòu)，采用CMOS EPROM工藝制造的。該系列的器件具有一定得典型性，其他結(jié)構(gòu)都與此結(jié)構(gòu)非常的類似。它包括邏輯陣列塊、宏單元、擴展乘積項、可編程連線陣列和IO控制部分。由于大多數(shù)CPLD是基于乘積項的“與或”結(jié)構(gòu)，故適合設(shè)計組合邏輯電路。4.2 FPGA器件介紹FPGA(FieldProgrammable Gate Array)可以達(dá)到比PLD更高的集成度，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展起來

29、的，具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實現(xiàn)。PLD器件和FPGA的主要區(qū)別在于PLD是通過修改具有固定內(nèi)連電路得邏輯功能來進(jìn)行編程，而FPGA是通過修改一根或多根分割宏單元的基本功能塊的內(nèi)連線的布線來進(jìn)行編程。它一般由可嵌入式陣列塊（EAB）、邏輯陣列塊（LAB）、快速互聯(lián)通道(Fast Track)、IO單元（IOE）組成。Altera Cyclone II 采用全銅層、低K值、1.2伏SRAM工藝設(shè)計，裸片尺寸被盡可能最小的優(yōu)化。采用300毫米晶圓，以TSMC成功的90nm工藝技術(shù)為基礎(chǔ)，Cyclone II 器件提供了4,608到68,416個邏輯單元（LE），并具有一整套最佳的功能，包括嵌入式

30、18比特x18比特乘法器、專用外部存儲器接口電路、4kbit嵌入式存儲器塊、鎖相環(huán)（PLL）和高速差分I/O能力。Cyclone II 器件擴展了FPGA在成本敏感性、大批量應(yīng)用領(lǐng)域的影響力，延續(xù)了第一代Cyclone器件系列的成功。由于FPGA是基于查找表（LUT）結(jié)構(gòu)的器件，且每個LAB由10個LE組成，一個LE由LUT和寄存器組成，適合于時序邏輯電路的設(shè)計。4.3 EPM240T100C5器件其引腳圖如圖4-3所示 圖4-3 EPM240T100C5基于成本優(yōu)化的0.18微米6層金屬Flash工藝，MAX II器件系列具有CPLD所有的優(yōu)點，例如非易失性、即用性、易用性和快速傳輸延時性。

31、以滿足通用性，低密度邏輯應(yīng)用為目標(biāo)，MAX II器件成為接口橋接、I/O擴展、器件配置和上電順序等應(yīng)用最理想的解決方案。除這些典型的CPLD應(yīng)用之外，MAX II器件還能滿足大量從前在FPGA、ASSP和標(biāo)準(zhǔn)邏輯器件中實現(xiàn)的低密度可編程邏輯需求。5、軟件實現(xiàn)通過至頂向下（TOP-DOWN）的設(shè)計方法，我們對電路的設(shè)計要求作了分析，從電路要實現(xiàn)的功能著手，逐層分析電路設(shè)計的步驟，再具體到各個模塊的設(shè)計實現(xiàn)以及各模塊實現(xiàn)方案的選擇。從本設(shè)計的電路要求，我們分析了需要實現(xiàn)一個輸入狀態(tài)的編碼，以及對循環(huán)點亮燈的方式的選擇，綜合這兩種狀態(tài)控制輸出信號的狀態(tài)變化。軟件設(shè)計流程圖：揚聲器2分頻器反饋預(yù)置計數(shù)

32、器數(shù)碼管音符顯示曲譜產(chǎn)生圖6-1軟件設(shè)計流程圖5.1軟件設(shè)計module song(clk_6MHz,clk_4Hz,speaker,gaoyin,zhongyin,diyin);input clk_6MHz,clk_4Hz;output speaker; output3:0 gaoyin,zhongyin,diyin;reg speaker; reg3:0 gaoyin,zhongyin,diyin; reg7:0 counter;reg13:0 divider,origin; wire carry;assign carry=(divider=16383);always (posedge c

33、lk_6MHz)begin if(carry) divider=origin;else divider=divider+1;endalways (posedge carry)begin speaker=speaker;end/2分頻產(chǎn)生方波信號always (posedge clk_4Hz) begin case(gaoyin,zhongyin,diyin) /分頻比預(yù)置b000000000011:origin=7281;b000000000101:origin=8730;b000000000110:origin=9565;b000000000111:origin=10310;b0000000

34、10000:origin=10647;b000000100000:origin=11272;b000000110000:origin=11831;b000001010000:origin=12556;b000001100000:origin=12974;b000100000000:origin=13516;b000000000000:origin=16383;endcase endalways (posedge clk_4Hz) beginif(counter=63) counter=0;/計時，以實現(xiàn)循環(huán)演奏else counter=counter+1;case(counter)/記譜0:g

35、aoyin,zhongyin,diyin=b000000000011;/低音31:gaoyin,zhongyin,diyin=b000000000011;/持續(xù)4個時鐘節(jié)拍2:gaoyin,zhongyin,diyin=b000000000011;3:gaoyin,zhongyin,diyin=b000000000011;4:gaoyin,zhongyin,diyin=b000000000101;/低音55:gaoyin,zhongyin,diyin=b000000000101;/發(fā)3個時鐘節(jié)拍6:gaoyin,zhongyin,diyin=b000000000101;7:gaoyin,zho

36、ngyin,diyin=b000000000110;/低音68:gaoyin,zhongyin,diyin=b000000010000;/中音19:gaoyin,zhongyin,diyin=b000000010000;/發(fā)3個時鐘節(jié)拍10:gaoyin,zhongyin,diyin=b000000010000;11:gaoyin,zhongyin,diyin=b000000100000;/中音212:gaoyin,zhongyin,diyin=b000000000110;/低音613:gaoyin,zhongyin,diyin=b000000010000;14:gaoyin,zhongyin

37、,diyin=b000000000101;15:gaoyin,zhongyin,diyin=b000000000101;16:gaoyin,zhongyin,diyin=b000001010000;/中音517:gaoyin,zhongyin,diyin=b000001010000;/發(fā)3個時鐘節(jié)拍18:gaoyin,zhongyin,diyin=b000001010000;19:gaoyin,zhongyin,diyin=b000100000000;/高音120:gaoyin,zhongyin,diyin=b000001100000;21:gaoyin,zhongyin,diyin=b000

38、001010000;22:gaoyin,zhongyin,diyin=b000000110000;23:gaoyin,zhongyin,diyin=b000001010000;24:gaoyin,zhongyin,diyin=b000000100000;/中音225:gaoyin,zhongyin,diyin=b000000100000;/持續(xù)11個時鐘節(jié)拍26:gaoyin,zhongyin,diyin=b000000100000;27:gaoyin,zhongyin,diyin=b000000100000;28:gaoyin,zhongyin,diyin=b000000100000;29:

39、gaoyin,zhongyin,diyin=b000000100000;30:gaoyin,zhongyin,diyin=b000000100000;31:gaoyin,zhongyin,diyin=b000000100000;32:gaoyin,zhongyin,diyin=b000000100000;33:gaoyin,zhongyin,diyin=b000000100000;34:gaoyin,zhongyin,diyin=b000000100000;35:gaoyin,zhongyin,diyin=b000000110000;/中音336:gaoyin,zhongyin,diyin=b

40、000000000111;/低音737:gaoyin,zhongyin,diyin=b000000000111;38:gaoyin,zhongyin,diyin=b000000000110;/低音639:gaoyin,zhongyin,diyin=b000000000110;40:gaoyin,zhongyin,diyin=b000000000101;/低音541:gaoyin,zhongyin,diyin=b000000000101;42:gaoyin,zhongyin,diyin=b000000000101;43:gaoyin,zhongyin,diyin=b000000000110;/低

41、音644:gaoyin,zhongyin,diyin=b000000010000;/中音145:gaoyin,zhongyin,diyin=b000000010000;46:gaoyin,zhongyin,diyin=b000000100000;/中音247:gaoyin,zhongyin,diyin=b000000100000;48:gaoyin,zhongyin,diyin=b000000000011;/低音349:gaoyin,zhongyin,diyin=b000000000011;50:gaoyin,zhongyin,diyin=b000000010000;/中音151:gaoyin

42、,zhongyin,diyin=b000000010000;52:gaoyin,zhongyin,diyin=b000000000110;53:gaoyin,zhongyin,diyin=b000000000101;/低音554:gaoyin,zhongyin,diyin=b000000000110;55:gaoyin,zhongyin,diyin=b000000010000;/中音156:gaoyin,zhongyin,diyin=b000000000101;/低音557:gaoyin,zhongyin,diyin=b000000000101;/持續(xù)8個時鐘節(jié)拍58:gaoyin,zhong

43、yin,diyin=b000000000101;59:gaoyin,zhongyin,diyin=b000000000101;60:gaoyin,zhongyin,diyin=b000000000101;61:gaoyin,zhongyin,diyin=b000000000101;62:gaoyin,zhongyin,diyin=b000000000101;63:gaoyin,zhongyin,diyin=b000000000101;endcaseendendmodule6、系統(tǒng)仿真及調(diào)試6.1仿真通過QuartusII軟件，我進(jìn)行了仿真，其仿真波形如下圖：圖6-1波形仿真圖在上面的波形仿真圖

44、中“gaoyin”、“zhongyin”、“diyin”分別對應(yīng)樂曲中的“高音”、“中音”、“低音”。其中，clk_6MHz用于產(chǎn)生各種音階的基準(zhǔn)頻率，clk_4Hz用于控制音長（節(jié)拍）的時鐘頻率，由于4Hz的頻率太小，在仿真波形圖上很難觀察到結(jié)果，為了能觀察到波形，我將clk_4Hz的頻率改為4MHz，得到圖6-1，由圖可看出其輸出波形所反映的樂譜與實際樂譜的規(guī)律是一致的，即實現(xiàn)了樂曲樂譜的仿真。在QuartusII軟件中利用硬件描述語言描述電路后，用RTL Viewers生成的對應(yīng)的電路圖如下：6.2 調(diào)試在QuartusII軟件中，通過對所設(shè)計的硬件描述語言代碼進(jìn)行波形仿真后，達(dá)到了預(yù)期效果，于是，我們在該軟件上進(jìn)行下載配置設(shè)置。在Assignments菜單下選中Devices，在Family欄選擇ACEX1K，選中EPX74OLC4