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文檔簡(jiǎn)介

1、EDA電子課程實(shí)驗(yàn)報(bào)告專業(yè): 班級(jí):姓名: 學(xué)號(hào):實(shí)驗(yàn)一 四人表決器一 實(shí)驗(yàn)?zāi)康?、 熟悉Quartus II軟件的使用。2、 熟悉EDA-IV實(shí)驗(yàn)箱。3、 熟悉EDA開發(fā)的基本流程。二 硬件需求1、 RC-EDA-IV型實(shí)驗(yàn)箱一臺(tái);2、 RC-EDA-IV型實(shí)驗(yàn)箱配套USB-Blaster下載器一個(gè);3、 PC機(jī)一臺(tái)。三 實(shí)驗(yàn)原理所謂表決器就是對(duì)于一個(gè)行為,由多個(gè)人投票,如果同意的票數(shù)過半,就認(rèn)為此行為可行;否則如果否決的票數(shù)過半,則認(rèn)為此行為無效。四人表決器顧名思義就是由四個(gè)人來投票,當(dāng)同意的票數(shù)大于或者等于3人時(shí),則認(rèn)為同意;反之,當(dāng)否決的票數(shù)大于或者等于2人時(shí),則認(rèn)為不同意。實(shí)驗(yàn)中用4

2、個(gè)撥擋開關(guān)來表示4個(gè)人,當(dāng)對(duì)應(yīng)的撥擋開關(guān)輸入為1時(shí),表示此人同意;否則若撥擋開關(guān)輸入為0時(shí),則表示此人反對(duì)。表決的結(jié)果用一個(gè)LED表示,若表決的結(jié)果為同意,則LED被點(diǎn)亮;否則,如果表決的結(jié)果為反對(duì),則LED不會(huì)被點(diǎn)亮。四 實(shí)驗(yàn)內(nèi)容 VHDL程序:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;-entity EXP3 is port( k1,K2,K3,K4 : in std_logic; ledag : out std_logic_ve

3、ctor(3 downto 0); m_Result : out std_logic ); end EXP3;-architecture behave of EXP3 is signal K_Num : std_logic_vector(2 downto 0); signal K1_Num,K2_Num: std_logic_vector(2 downto 0); signal K3_Num,K4_Num: std_logic_vector(2 downto 0); begin process(K1,K2,K3,K4) begin K1_Num=0&0&K1; K2_Num=0&0&K2; K

4、3_Num=0&0&K3; K4_Num=0&0&K4; end process; process(K1_Num,K2_Num,K3_Num,K4_Num,) begin K_Num2) then m_Result=1; else m_Result=0; end if; end process; end behave;實(shí)驗(yàn)電路實(shí)驗(yàn)二 格雷碼轉(zhuǎn)換一 實(shí)驗(yàn)?zāi)康?、 了解格雷碼變換的原理。2、 進(jìn)一步熟悉QuartusII軟件的使用。3、 熟練掌握EDA-IV實(shí)驗(yàn)箱的使用。二 實(shí)驗(yàn)設(shè)備1、 RC-EDA-IV型實(shí)驗(yàn)箱一臺(tái);2、 RC-EDA-IV型實(shí)驗(yàn)箱配套USB-Blaster下載器一個(gè);3、 P

5、C機(jī)一臺(tái)。三 實(shí)驗(yàn)原理格雷(Gray)碼是一種可靠性編碼,在數(shù)字系統(tǒng)中有著廣泛的應(yīng)用。其特點(diǎn)是任意兩個(gè)相鄰的代碼中僅有一位二進(jìn)制數(shù)不同,因而在數(shù)碼的遞增和遞減運(yùn)算過程中不易出現(xiàn)差錯(cuò)。但是格雷碼是一種無權(quán)碼,要想正確而簡(jiǎn)單的和二進(jìn)制碼進(jìn)行轉(zhuǎn)換,必須找出其規(guī)律。根據(jù)組合邏輯電路的分析方法,先列出其真值表再通過卡諾圖化簡(jiǎn),可以很快的找出格雷碼與二進(jìn)制碼之間的邏輯關(guān)系。其轉(zhuǎn)換規(guī)律為:高位同,從高到低看異同,異出1,同出0。也就是將二進(jìn)制碼轉(zhuǎn)換成格雷碼時(shí),高位是完全相同的,下一位格雷碼是1還是0,完全是相鄰兩位二進(jìn)制碼的“異”還是“同”來決定。下面舉一個(gè)簡(jiǎn)單的例子加以說明。假如要把二進(jìn)制碼1011011

6、0轉(zhuǎn)換成格雷碼,則可以通過下面的方法來完成,方法如圖所示。因此,變換出來的格雷碼為11101101。四 實(shí)驗(yàn)內(nèi)容VHDL程序:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;-entity EXP4 is port( K1,K2,K3,K4,K5,K6,K7,K8 : in std_logic; D1,D2,D3,D4,D5,D6,D7,D8 : out std_logic ); end EXP4;-architecture behave

7、of EXP4 is beginprocess(K1,K2,K3,K4,K5,K6,K7,K8) begin D1=K1; D2=K1 xor K2; D3=K2 xor K3; D4=K3 xor K4; D5=K4 xor K5; D6=K5 xor K6; D7=K6 xor K7; D8=K7 xor K8; end process;end behave;實(shí)驗(yàn)電路實(shí)驗(yàn)三 四位全加器一 實(shí)驗(yàn)?zāi)康?、了解四位全加器的工作原理。2、掌握基本組合邏輯電路的EDA實(shí)現(xiàn)。3、熟練應(yīng)用QuartusII進(jìn)行EDA開發(fā)。二 實(shí)驗(yàn)設(shè)備1、RC-EDA-IV型實(shí)驗(yàn)箱一臺(tái);2、RC-EDA-IV型實(shí)驗(yàn)箱配套

8、USB-Blaster下載器一個(gè);3、PC機(jī)一臺(tái)。三 實(shí)驗(yàn)原理全加器是由兩個(gè)加數(shù)Xi和Yi 以及低位來的進(jìn)位Ci-1作為輸入,產(chǎn)生本位和Si以及向高位的進(jìn)位Ci的邏輯電路。它不但要完成本位二進(jìn)制碼Xi 和Yi 相加,而且還要考慮到低一位進(jìn)位Ci-1的邏輯。對(duì)于輸入為Xi、Yi和Ci-1,輸出為Si和Ci的情況,根據(jù)二進(jìn)制加法法則可以得到全加器的真值表如下表4.5.1所示:Xi Yi Ci-1SiCi0 0 0000 0 1100 1 0100 1 1011 0 0101 0 1011 1 0011 1 111表4.5.1 全加器真值表由真值表得到Si和Ci的邏輯表達(dá)式經(jīng)化簡(jiǎn)后為:這僅僅是一位的

9、二進(jìn)制全加器,要完成一個(gè)四位的二進(jìn)制全加器,只需要把四個(gè)級(jí)聯(lián)起來即可。四 實(shí)驗(yàn)內(nèi)容VHDL程序:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;-entity EXP5 is port( X,Y : in std_logic_vector(3 downto 0); m_Result: out std_logic_vector(7 downto 0) ); end EXP5;-architecture behave of EXP5 is si

10、gnal S1,S2,S3 : std_logic; beginprocess(X,Y) begin m_Result(0)=X(0) xor Y(0); S1=X(0) and Y(0); m_Result(1)=X(1) xor Y(1) xor S1; S2=(X(1) xor Y(1) and S1) or (X(1) and Y(1); m_Result(2)=X(2) xor Y(2) xor S2; S3=(X(2) xor Y(2) and S2) or (X(2) and Y(2); m_Result(3)=X(3) xor Y(3) xor S3; m_Result(4)=

11、(X(3) xor Y(3) and S3) or (X(3) and Y(3); m_Result(7 downto 5)=000; end process; end behave;實(shí)驗(yàn)電路實(shí)驗(yàn)四 四選一選擇器一 實(shí)驗(yàn)?zāi)康?、 熟悉多路選擇器的工作原理。2、 加深對(duì)VHDL語(yǔ)言的理解。3、 掌握EDA開發(fā)的基本流程。二 實(shí)驗(yàn)設(shè)備1、 RC-EDA-IV型實(shí)驗(yàn)箱一臺(tái);2、 RC-EDA-IV型實(shí)驗(yàn)箱配套USB-Blaster下載器一個(gè);3、 PC機(jī)一臺(tái)。三 實(shí)驗(yàn)原理多路選擇器在實(shí)際中得到了廣泛的應(yīng)用,尤其是在通信中為了利用多路信號(hào)中的一路,可以采用多路選擇器進(jìn)行選擇再對(duì)該路信號(hào)加以利用。多路選

12、擇器的原理比較簡(jiǎn)單,首先必須設(shè)置一個(gè)選擇標(biāo)志信號(hào),目的就是為了從多路信號(hào)中選擇所需要的一路信號(hào),選擇標(biāo)志信號(hào)的一種狀態(tài)對(duì)應(yīng)著一路信號(hào)。在應(yīng)用中,設(shè)置一定的選擇標(biāo)志信號(hào)狀態(tài)即可得到相應(yīng)的某一路信號(hào)。這就是多路選擇器的實(shí)現(xiàn)原理。四 實(shí)驗(yàn)內(nèi)容VHDL程序:library IEEE;use IEEE.std_logic_arith.all;use IEEE.std_logic_unsigned.all;use IEEE.std_logic_1164.all;entity EXP6 is port( a, b, c, d: in std_logic_vector(3 downto 0); s: in s

13、td_logic_vector(1 downto 0); x: out std_logic_vector(3 downto 0);end EXP6;architecture archmux of EXP6 isbeginmux4_1: process (a, b, c, d) begin if s = 00 then x = a; elsif s = 01 then x = b; elsif s = 10 then x = c; else x = d; end if; end process mux4_1;end archmux;實(shí)驗(yàn)電路實(shí)驗(yàn)五 四位乘法器一 實(shí)驗(yàn)?zāi)康?、 了解四位并行乘法器的

14、原理。2、 了解四位并行乘法器的設(shè)計(jì)思想。3、 掌握用VHDL語(yǔ)言實(shí)現(xiàn)基本二進(jìn)制運(yùn)算的方法。二 實(shí)驗(yàn)設(shè)備1、 RC-EDA-IV型實(shí)驗(yàn)箱一臺(tái);2、 RC-EDA-IV型實(shí)驗(yàn)箱配套USB-Blaster下載器一個(gè);3、 PC機(jī)一臺(tái)。三 實(shí)驗(yàn)原理實(shí)現(xiàn)并行乘法器的方法有很多種,但是歸結(jié)起來基本上分為兩類,一類是靠組合邏輯電路實(shí)現(xiàn),另一類通過流水線結(jié)構(gòu)實(shí)現(xiàn)。流水線結(jié)構(gòu)的并行乘法器的最大優(yōu)點(diǎn)就是速度快,尤其是在連續(xù)輸入的乘法器中,可以達(dá)到近乎于單周期的運(yùn)算速度,但是實(shí)現(xiàn)起來比組合邏輯電路要稍微復(fù)雜一些,假如有被乘數(shù)A和乘數(shù)B,首先用A與B的最低位相乘得到S1,然后再把A左移1位與B的第2位相乘得到S2,

15、再將A左移3位與B的第三位相乘得到S3,依此類推,直到把B的所有位都乘完為止,然后再把乘得的結(jié)果S1、S2、S3相加即得到相乘的結(jié)果,具體實(shí)現(xiàn)乘法器并不是真正的去乘,而是利用簡(jiǎn)單的判斷去實(shí)現(xiàn)。四 實(shí)驗(yàn)內(nèi)容VHDL程序:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity exp7 is port( A,B : in std_logic_vector(3 downto 0); m_Result: out std_logic_vecto

16、r(7 downto 0) ); end exp7;architecture behave of exp7 is signal B1_Temp,B2_Temp,B3_Temp,B4_Temp : std_logic_vector(7 downto 0); begin process(A,B) begin if(A(0)=1) then B1_Temp=0000&B; else B1_Temp=00000000; end if; if(A(1)=1) then B2_Temp=000&B&0; else B2_Temp=00000000; end if; if(A(2)=1) then B3_T

17、emp=00&B&00; else B3_Temp=00000000; end if; if(A(3)=1) then B4_Temp=0&B&000; else B4_Temp=00000000; end if; m_Result=B1_Temp+B2_Temp+B3_Temp+B4_Temp; end process; end behave;實(shí)驗(yàn)電路實(shí)驗(yàn)六 四舍五入電路設(shè)計(jì)一 實(shí)驗(yàn)?zāi)康?、 熟悉四舍五入電路的工作原理。5、 加深對(duì)VHDL語(yǔ)言的理解。6、 掌握EDA開發(fā)的基本流程。二 實(shí)驗(yàn)設(shè)備4、 RC-EDA-IV型實(shí)驗(yàn)箱一臺(tái);5、 RC-EDA-IV型實(shí)驗(yàn)箱配套USB-Blaster下

18、載器一個(gè);6、 PC機(jī)一臺(tái)。三 實(shí)驗(yàn)原理設(shè)計(jì)一個(gè)四舍五入判斷電路,其輸入為8421BCD碼,要求當(dāng)輸入大于5時(shí),判別電路輸出為1,反之為0。原理圖如下四 實(shí)驗(yàn)內(nèi)容VHDL程序:LIBRARY ieee;USE ieee.std_logic_1164.all; ENTITY T1_2 IS port(D0 : IN STD_LOGIC;D3 : IN STD_LOGIC;D2 : IN STD_LOGIC;D1 : IN STD_LOGIC;OUT0 : OUT STD_LOGIC);END T1_2;ARCHITECTURE bdf_type OF T1_2 IS signalSYNTHESI

19、ZED_WIRE_0 : STD_LOGIC;signalSYNTHESIZED_WIRE_1 : STD_LOGIC;BEGIN SYNTHESIZED_WIRE_0 = D0 AND D2;SYNTHESIZED_WIRE_1 = D2 AND D1;OUT0 = SYNTHESIZED_WIRE_0 OR D3 OR SYNTHESIZED_WIRE_1;實(shí)驗(yàn)電路實(shí)驗(yàn)七 掃描顯示電路一、實(shí)驗(yàn)?zāi)康牧私饨虒W(xué)系統(tǒng)中8位七段數(shù)碼管顯示模塊的工作原理,設(shè)計(jì)標(biāo)準(zhǔn)掃描驅(qū)動(dòng)電路模塊,以備后面實(shí)驗(yàn)調(diào)用。二、實(shí)驗(yàn)設(shè)備1、 RC-EDA-IV型實(shí)驗(yàn)箱一臺(tái);2、 RC-EDA-IV型實(shí)驗(yàn)箱配套USB-Blast

20、er下載器一個(gè);3、 PC機(jī)一臺(tái)。三、實(shí)驗(yàn)原理 四位撥碼開關(guān)提供8421BCD碼,經(jīng)譯碼電路后成為7段數(shù)碼管的字形顯示驅(qū)動(dòng)信號(hào)。(AG)掃描電路通過可調(diào)時(shí)鐘輸出片選地址SEL2.0如圖所示。由SEL2.0和A.G決定了8位中的哪一位顯示和顯示什么字形.SEL2.0變化的快慢決定了掃描頻率的快慢。 四、實(shí)驗(yàn)內(nèi)容VHDL程序:library ieee;use ieee.std_logic_1164.all;use IEEE.std_logic_arith.all;use IEEE.std_logic_unsigned.all;entity led isport(sel0,sel1,sel2,sel

21、3:in std_logic;a,b,c,d,e,f,g:buffer std_logic);end led ;architecture dataflow of led issignal num: std_logic_vector(3 downto 0);beginnum a=1;b=1;c=1;d=1;e=1;f=1;g a=0;b=1;c=1;d=0;e=0;f=0;g a=1;b=1;c=0;d=1;e=1;f=0;g a=1;b=1;c=1;d=1;e=0;f=0;g a=0;b=1;c=1;d=0;e=0;f=1;g a=1;b=0;c=1;d=1;e=0;f=1;g a=1;b=0

22、;c=1;d=1;e=1;f=1;g a=1;b=1;c=1;d=0;e=0;f=0;g a=1;b=1;c=1;d=1;e=1;f=1;g a=1;b=1;c=1;d=1;e=0;f=1;g a=1;b=1;c=1;d=0;e=1;f=1;g a=0;b=0;c=1;d=1;e=1;f=1;g a=1;b=0;c=0;d=1;e=1;f=1;g a=1;b=1;c=1;d=1;e=1;f=1;g a=1;b=0;c=0;d=1;e=1;f=1;g a=1;b=0;c=0;d=0;e=1;f=1;gnull;end case;end process;end dataflow;實(shí)驗(yàn)電路實(shí)驗(yàn)八 R

23、S觸發(fā)器一 實(shí)驗(yàn)?zāi)康?、 了解RS觸發(fā)器的工作原理。2、 學(xué)習(xí)QuartusII中基于原理圖設(shè)計(jì)的流程。二 實(shí)驗(yàn)設(shè)備1、 RC-EDA-IV型實(shí)驗(yàn)箱一臺(tái);2、 RC-EDA-IV型實(shí)驗(yàn)箱配套USB-Blaster下載器一個(gè);3、 PC機(jī)一臺(tái)。三 實(shí)驗(yàn)原理RS觸發(fā)器的電路如下圖所示。采用與非門設(shè)計(jì),根據(jù)與非邏輯關(guān)系,可以得到RS觸發(fā)器的狀態(tài)轉(zhuǎn)移真值表及簡(jiǎn)化的真值表,如下表所示:狀態(tài)轉(zhuǎn)移真值表簡(jiǎn)化真值表01000100110101100111Qn101100不定11001111000不定001不定四 實(shí)驗(yàn)內(nèi)容VHDL程序:entityrsffisport(r,s:instd_logic;q,qb:

24、outstd_logic);endrsff;architecturertlofrsffissignalq_temp,qb_temp:std_logic;beginprocess(r,s)beginif(s=1andr=0)thenq_temp=1;qb_temp=0;elsif(s=0andr=1)thenq_temp=0;qb_temp=1;elseq_temp=q_temp;qb_temp=qb_temp;endif;endprocess;q=q_temp;qb=qb_temp;endrtl;實(shí)驗(yàn)電路實(shí)驗(yàn)九 JK觸發(fā)器一 實(shí)驗(yàn)?zāi)康?、 了解JK觸發(fā)器的工作原理。4、 學(xué)習(xí)QuartusII

25、中基于原理圖設(shè)計(jì)的流程。二 實(shí)驗(yàn)設(shè)備4、 RC-EDA-IV型實(shí)驗(yàn)箱一臺(tái);5、 RC-EDA-IV型實(shí)驗(yàn)箱配套USB-Blaster下載器一個(gè);6、 PC機(jī)一臺(tái)。三 實(shí)驗(yàn)原理JK觸發(fā)器電路如下圖所示其特性表JK觸發(fā)器運(yùn)算JK動(dòng)作QQnext動(dòng)作00保持XX不變01重置X0重置10設(shè)置X1設(shè)置11反轉(zhuǎn)1(0)0(1)反轉(zhuǎn)四 實(shí)驗(yàn)內(nèi)容VHDL程序:LIBRAY ieee;USE ieee.std_logic_1164.All;ENTITY jk ISPORT (j,k,clk: IN std_logic; q,qn:OUT std_logic);END jk;ARCHITECTURE a OF j

26、k ISSIGNAL q_s:std_logic;BEGINPROCESS(clk)BEGIN IF(clkevent AND clk=1)THEN q_s=(j AND(NOT q_s)OR(NOT k)AND q_s); END IF;END PROCESS;q=q_s;qn=not q_s;END a;實(shí)驗(yàn)電路實(shí)驗(yàn)十 D觸發(fā)器一 實(shí)驗(yàn)?zāi)康?、 了解D觸發(fā)器的工作原理。6、 學(xué)習(xí)QuartusII中基于原理圖設(shè)計(jì)的流程。二 實(shí)驗(yàn)設(shè)備7、 RC-EDA-IV型實(shí)驗(yàn)箱一臺(tái);8、 RC-EDA-IV型實(shí)驗(yàn)箱配套USB-Blaster下載器一個(gè);9、 PC機(jī)一臺(tái)。三 實(shí)驗(yàn)原理D觸發(fā)器電路圖其特性表DCLKQQN0時(shí)鐘上升沿011時(shí)鐘上升沿100last Qlast QN1last Qlast QN四 實(shí)驗(yàn)內(nèi)容VHDL程序:libraryieee;useieee.std_logic_

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