用CMOS傳輸門和CMOS非門設計D觸發(fā)器

1、用CMO傳輸門和CMOSE門設計邊沿D觸發(fā)器姓 名單赟吉所在學院電子信息工程專業(yè)班級通信1109學 號 11211105指導教師白雙日 期 2013.12 月摘要2第一章 緒論 21.1 CMOS D觸發(fā)器與TTL D觸發(fā)器的比較 31.2 觸發(fā)器 41.3 邊沿觸發(fā)器 4第二章 D 觸發(fā)器電路組成結構 62.1 CMOS反向器62.2 CMOS傳輸門 62.3 D 觸發(fā)器 72.4 第一種設計方案 82.5 第二種設計方案 92.6 兩種設計方案比較 10第三章 置位、復位電路 12第四章 特征方程，特征表，激勵表，狀態(tài)圖 14第九章 總結以及感想 254.1 特征方程和特征表 144.2

2、激勵表 144.3 狀態(tài)圖 14第五章 激勵信號D的保持時間和時鐘 CP的最大頻率 165.1 平均傳輸延遲時間 165.2 建立時間和保持時間 165.3 CP 時鐘周期 17第六章 設計的D觸發(fā)器轉換成JK觸發(fā)器和T觸發(fā)器186.1設計的D觸發(fā)器轉換成JK觸發(fā)器186.2 D觸發(fā)器轉換成T觸發(fā)器19第七章 CMOS D觸發(fā)器在CP邊沿的工作特性研究 21 24第八章 CMOS D觸發(fā)器的應用一CD4013觸摸開關26參考文獻摘要：本文用CMO傳輸門和CMOSE門設計邊沿D觸發(fā)器。說明電路組成結構；闡述電路工作 原理；寫出特征方程，畫出特征表，激勵表與狀態(tài)圖；計算出激勵信號D的保持時間和時鐘

3、 CP的最大頻率；將設計的 D觸發(fā)器轉換成JK觸發(fā)器和T觸發(fā)器。關鍵詞： 邊沿觸發(fā) CMOS非門，CMO傳輸門，D觸發(fā)器。Abstract ：This paper mainly studied how to use CMOS transmission door and CMOS gate design edge D flip-flop. Firstly analyzes CMOS transmission door and CMOS gate principle; Then use the CMOS transmission door and CMOS gate design the edge

4、 D flip-flop; Also this paper tells us how this circuit work, Then write characteristic equation, draw the feature list, incentive table and state diagram; Next calculate the excitation signal D retention time and clock CP's maximum frequency; Finally put The design of the D flip-flop into JK fl

5、ip-flop and T trigger.Keywords: trigger edge; CMOS gate;CMOS transmission gate; D trigger;緒論1.1 CMOS D觸發(fā)器與 TTL D觸發(fā)器的比較TTL電路的速度快，傳輸延遲時間短(5-10ns)，但是功耗大。COMS電路的速度慢，傳輸延遲時間長(25-50n s),但功耗低。COMS電路本身的功耗與輸入信號的脈沖頻率有關，頻率越高，芯片集越熱，這是正?，F(xiàn)象。74LS47和74HC47都是雙D觸發(fā)器，其功能比較的多，可用作寄存器，移位寄存器，振蕩器，單穩(wěn)態(tài)，分頻計數器等功能。不同的是74LS74是由TTL

6、門電路構成而 74HC74是由CMOS門電路構成，下面我將分析比較兩塊芯片的功能。下面以TTL電路74LS74芯片和CMOS電路74HC74芯片為例，討論TTL以及CMOS! 路的特點，進而分析好壞。為了比較方便，參數均采用額定參數.具體參數如表 1所示。表1 74LS74, 74HC74 部分參數對照表74LS7474HC74功耗P (mW20.004工作電壓圍4.75-5 . 35V2-6V高低點平差距3.15V7VTAC )0-70-40 85傳輸延遲Tpd(ns)19ns17 ns二者比較分析：1. 靜態(tài)功耗CMOS集成電路采用場效應管，且都是互補結構，工作時兩個串聯(lián)的場效應管總是處于

7、一個管導通另一個管截止的狀態(tài)，電路靜態(tài)功耗理論上為零。實際上，由于存在漏電流，CMOSt路尚有微量靜態(tài)功耗。根據上表的數據可知，74HC74芯片的靜態(tài)功耗為0.004mw。通過上表參數可知，74LS74的功耗為20mw。兩者相比較，雖然功耗都非常低，接近于 0,但是CMOS集成電路74HC74芯片的靜態(tài)功耗更低，兩個相差四個數量 級。2. 工作電壓圍CMOSI成電路供電簡單，供電電源體積小，基本上不需穩(wěn)壓。由上表可知,74HC74芯片的供電電源圍為2-6V,遠遠大于 74LS74芯片的供電電源圍4.75-5.35V 。3. 抗干擾能力CMOS的高低電平之間相差比較大、抗干擾性強,TTL 則相差

8、小，抗干擾能力差。根據上表中的參數可知 ,74HC74 芯片的高低電平差距為 7V,74LS74 芯片的高低電平差距為3.15V.所以可知74HC74芯片的抗干擾能力更強.4. 集成度，溫度穩(wěn)定性能由于CMOS集成電路的功耗很低，部發(fā)熱量少，所以集成度可大大提高。而且，CMOS電路線路結構和電氣參數都具有對稱性，在溫度環(huán)境發(fā)生變化時，某些參數能起到自動補償作用，因而CMOS集成電路的溫度特性非常好。由上表可知74HC74的工作溫度圍為-4085 C,而74LS74的工作溫度圍是 0-70 C。因此，CMOS集成電路 74HC74芯片的溫度穩(wěn)定性能相比于CMOS集成電路74HC74芯片更好，同時

9、集成度也更高。5. 傳輸時間根據上表的參數可知，CMOS集成電路 74HC74芯片的傳輸延遲時間為17 ns , TTL集成電路的74LS74芯片的延遲時間為 19ns,兩者傳輸延遲時間同一數量級，大小幾乎相等，傳輸時間都很短，傳輸速度快。1.2 觸發(fā)器觸發(fā)器是構成時序邏輯電路的基本邏輯部件,它有兩個穩(wěn)定的狀態(tài)： 0狀態(tài)和 1狀態(tài)；在外界信號作用下,可以從一個穩(wěn)態(tài)轉變?yōu)榱硪粋€穩(wěn)態(tài)；無外界信號作用時狀態(tài) 保持不變。因此，觸發(fā)器可以作為二進制存儲單元使用。按功能分類可分為RS觸發(fā)器、JK 觸發(fā)器、 D 觸發(fā)器等等。1.3 邊沿觸發(fā)器具有下列特點的觸發(fā)器稱為邊沿觸發(fā)方式觸發(fā)器,簡稱邊沿觸發(fā)器。觸發(fā)器

10、接收的是時鐘脈沖 CP 的某一約定跳變 （ 正跳變或負跳變 ）來到時的輸入數據。在 CP=l 及 CP=0期間以及 CP非約定跳變到來時， 觸發(fā)器不接收數據。 常用的正邊沿觸發(fā)器是 D觸 發(fā)器。邊沿觸發(fā)器和電位觸發(fā)器的不同在于：電位觸發(fā)器在CP=1 期間來到的數據會立刻被接收。但對于邊沿觸發(fā)器,在 CP=1 期間來到的數據,必須“延遲”到該 CP=1 過 后的下一個 CP 邊沿來到時才被接收。 因此邊沿觸發(fā)器又稱延遲型觸發(fā)器。邊沿觸發(fā)器在 CP 正跳變 （對正邊沿觸發(fā)器 ）以外期間出現(xiàn)在 D 端的數據變化和干擾不會被接收, 因此有很強的抗數據端干擾的能力而被廣泛應用,它除用來組成寄存器外,還可

11、用來 組成計數器和移位寄存器等。至于電位觸發(fā)器。只要為約定電平,數據來到后就可立即被接收,它不需像邊沿 觸發(fā)器那樣保持到約定控制信號跳變來到才被接收。 同步觸發(fā)方式存在空翻，為了克服空翻。邊沿觸發(fā)器只在時鐘脈沖 CP 上升沿或下 降沿時刻接收輸入信號，電路狀態(tài)才發(fā)生翻轉，從而提高了觸發(fā)器工作的可靠性和抗 干擾能力，它沒有空翻現(xiàn)象。D觸發(fā)器電路組成結構2.1 CMOS反相器NMOS PMOS晶體管以互補的方式公用就形成CMOS邏輯。CMOSz相器只需要一個NMOS晶體管和一個 PMOS晶體管，他們的如圖1。電源電壓為了與 TTL系列相兼容，取為5V。圖1 CMOS反相器CMO阪相器電路的功能，用

12、以下兩種情況可以表述：1、Vin為0V。這種情況下，下面的 n溝道晶體管 Q1斷開（因為 Vgs=0）,而上面的P溝道晶體管 Q2導通（因為其 Vgs為負值-5.0V ）。所以，Q2在電源和輸出端表現(xiàn)為 一個小電阻，故其輸出電壓為5.0V。2、 Vin為5.0V。此時，Q1導通，而 Q2斷開。所以， Q1在輸出端和地之間表現(xiàn)為 一個小電阻，而輸出電壓為0V。CMOS非門的輸出電阻比TTL電路的輸出電阻大，容性負載對前者傳輸延遲時間會產生更大的影響。CMOS非門的輸出電阻與UIH （ UIH疋UDD ）有關，因此 CMOS反相器的傳輸延遲時間與 U?DD有關。根據CMOSE門的互補對稱性可知，當

13、反相器接容性負載時，它的導通延遲時間 TPHL和截止延遲時間 TPLH是相等的。CMO阪相器的平均傳輸延遲時間約為10ns。2.2 CMOS傳輸門一對p溝道和n溝道晶體管可連在一起形成一個邏輯控制開關，如圖2 ,這種電路稱為CMOS專輸門。圖2 CMOS傳輸門傳輸門工作原理是這樣的：他的輸入信號EN和EN-L總是處在相反的電平上。當EN為高態(tài)、EN-L為低態(tài)時，A點與B點之間為低阻抗。當EN為低態(tài)、EN-L為高態(tài)時，A點與B點斷開。一旦傳輸門被打開，A到B的傳播延遲非常短。我們可以得知 p溝道晶體管在門電路是低態(tài)時，具有低的阻抗。N溝道晶體管則在門電路高態(tài)時有低的阻抗。之所以要采用兩個晶體管，

14、是因為一般的導通p溝道晶體管不能在 A點和B點之間很好的傳導低電壓，而一般的導通n溝道晶體管卻不能很好的傳導高電壓；兩個并聯(lián)起來的晶體管就能恰當的覆蓋完整的電壓圍。在正常工作時，模擬開關的導通電阻值約為數百歐，當它與輸入阻抗為兆歐級的運放串接時，可以忽略不計。CMOS傳輸門除了作為傳輸模擬信號的開關之外，也可作為各種邏輯電路的基本單元電路。2.3 D觸發(fā)器觸發(fā)器是一種時鐘控制的記憶器件，觸發(fā)器具有一個控制輸入訊號（CLOCK，CLOCK訊號是觸發(fā)器只在特定時刻才按輸入訊號改變輸出狀態(tài)。若觸發(fā)器只在時鐘由L到H（H到L）的轉換時刻接受輸入，則稱這種觸發(fā)器是上升沿（下降沿）觸發(fā)的。其中D觸發(fā)器是最

15、常用的觸發(fā)器之一。對于上升沿觸發(fā)D觸發(fā)器來說，其輸出 Q只在CLOCK由 L到H的轉換時刻才會跟隨輸入D的狀態(tài)而變化，其他時候輸出則維持不變，圖3為上升沿觸發(fā) D觸發(fā)器的時序圖。圖3上升沿觸發(fā) D觸發(fā)器的時序圖2.4第一種設計方案傳統(tǒng)的邊沿D觸發(fā)器電路已為大家熟知，在此基礎上，用CMOS專輸門（TG）和CMOSCPD圖4方案一 D觸發(fā)器原理圖圖5方案一 D觸發(fā)器仿真?zhèn)鬏旈TTG1, TG2和“非”門 G1，G2, G5組成主觸發(fā)器；TG3, TG4和G3, G4組成從觸發(fā)器。TG1和TG3分別作為主觸發(fā)器和從觸發(fā)器的輸入控制門。C和/C是互為反量的時鐘脈沖，在它們作用下TG1，TG3和TG2,

16、TG4不會同時開通和關斷，以保證主觸發(fā)器和從觸發(fā)器一開一閉。值得注意的是，雖然本例CMOS D觸發(fā)器結構上是主從形式，但其觸發(fā)方式卻是邊沿型，而非主從型。（1 ）當C =0時:TG1開通而TG2關斷，D輸入信號送入主觸發(fā)器，使Q'=D。同時,TG3關斷而TG4開通，從觸發(fā)器與主觸發(fā)器之間的聯(lián)系被TG3切斷，從觸發(fā)器保持原狀態(tài)不變。（2）當CP的上升沿到達：TG1截止,TG3導通，切斷了 D信號的輸入，由于G1的輸入電容存儲效應,G1輸入端電壓不會立即消失，于是Q'、Q'在TG1截止前的狀態(tài)被保存下來；同時由于 TG3導通、TG4截止,主觸發(fā)器的狀態(tài)通過TG3和G3送到了

17、輸出端,使Q=Q =D（CP上升沿到達時 D的狀態(tài)）,而Q=Q =D。在CP=1,CP=0期間，Q=Q' =D,Q=Q' =D的狀態(tài)一直不會改變?？梢?，這種觸發(fā)器的動作特點是輸出端的狀態(tài)轉換發(fā)生在CP的上升沿，而且觸發(fā)器所保持的狀態(tài)僅僅取決于CP上升沿到達時的輸入狀態(tài)。若將四個傳輸門的控制信號CP和CP極性都換成相反的狀態(tài)，則CP下降沿為有效沿，而上升沿為無效沿。2.5第二種設計方案設計圖如圖6，電路由兩個傳輸門和三個非門組成。U3B74HC04D 4V! 1 1 1 "圖6方案二D觸發(fā)器原理圖當cp低電平時，TG1導通、TG2截止，D信號經過傳輸門輸入，Q=D,電路

18、輸出 Q跟隨D信號變化。當cp上升沿時，TG1截止、TG2導通，D信號不能傳輸，D信號的改變對輸出不會產生影響，輸出端的兩個非門首尾相連，保持上升沿時刻的狀態(tài)不變。此方案由手動 開啟和關閉傳輸門來體現(xiàn)D觸發(fā)器的特性。2.6兩種設計方案比較方案 1 :1. 傳輸時間較短：信號經過電路時，需要通過三個非門和三個傳輸門即可輸出。傳輸時間大概為 60ns 。2. 功耗較?。航M成電路的元器件都為CMOS元器件，功耗小。3. 抗干擾能力強：傳輸門只于上升沿到來前后幾十納秒處于開啟狀態(tài)，其他時間 都處于關閉狀態(tài)，此時信號無法輸入，因此抗干擾能力強。4 個傳輸門4. 電子元器件較多，成本略高：一個觸發(fā)器需要9

19、 個原件，其中包括以及 5 個非門。所以成本略高。方案 2：1元件數量少：整個電路只需要5 個元件，包括兩個傳輸門以及三個非。2傳輸時間短：信號經過電路時，只需要通過三個非門和一個傳輸門即可。3. 功耗小：組成電路的元器件都為CMOS元器件，功耗小。4抗干擾能力不強：在時鐘上升沿到來之前，傳輸門一直處于開啟狀態(tài)。如果在 時鐘上升沿到來前，信號發(fā)生了突變，則導致輸出了錯誤的信號，所以抗干擾能力有 待提高。三、置位、復位電路觸發(fā)器是時序電路的基本元件，從應用的角度看，要求它具有接受預置信號的作用，即需要設置能接受預置信號的直接預置端。 在這里，設計要高電平復位， 即加上一個復位信 號（正脈沖），電

20、路會自動清零，即輸出 Q=0當復位信號消失時， 電路能夠恢復正常工作。 如圖7所示是加上置位、復位電路的邊沿 D觸發(fā)器電路圖。SoCPD圖7帶置位、復位的 D觸發(fā)器TG1,TG2和或非門它是由兩個基本觸發(fā)器級聯(lián)構成主從結構形式。主觸發(fā)器是由傳輸門G1,G2構成。從觸發(fā)器是由傳輸門TG3 TG4和門G3,G4構成。圖中RD SD為異步置0,置1輸入端。如圖中虛線所示。當RD=1, SD=O時，實現(xiàn)異步置 0;當RD=Q SD=1地，實現(xiàn)異步置1, RD SD信號高電平有效。當CP=0 CP=1時，TG1導通，TG2關斷主觸發(fā)器接收輸入信號 D。所以CP=0的時間為 主觸發(fā)器狀態(tài)轉換。而這時 TG

21、3關斷，TG4導通，主從觸發(fā)器斷開，從觸發(fā)器保持原狀態(tài)不 變。以上是準備階段。當CP由0跳變到1時，CP由1跳變到0，由于CP=1, CP=0,傳輸門TG1關斷，TG2 導通，D信號加不進來，而或非門G1和G3形成交叉耦合，保持 CP前沿時刻所接收的 D信號，且在CP=1期間主觸發(fā)器狀態(tài)一直保持不變。與此同時，傳輸門 TG3導通，TG4關斷， 從觸發(fā)器和主觸發(fā)器連通，接收主觸發(fā)器這一時刻的狀態(tài)Q主，使Q' = Q主，Q'= Q主；輸出Q= Q主 =D Q= Q主=D。這一時刻為觸發(fā)器狀態(tài)轉換。由上分析可見，D觸發(fā)器的狀態(tài)轉換是發(fā)生在CP上升沿（前沿）到達時刻，且接收這一時刻的輸

22、入D信號，因此特征方程為：n 1Q D CPSD, RD異步置1置0均使主觸發(fā)器和從觸發(fā)器同時異步置1置0。和輸入D信號及CP都無關。四、特征方程，特征表，激勵表與狀態(tài)圖4.1特征方程和特征表：觸發(fā)器的功能特性可以采用特征方程對它進行形式描述，該方程將觸發(fā)器的下一狀態(tài)定義為觸發(fā)器當前狀態(tài)和輸入狀態(tài)的函數。其定義為：以邏輯函數的形式來描述次態(tài)與現(xiàn)態(tài)及輸入信號之間的關系的方程1。特征方程并不描述器件的定時特征詳情，只是給出器件對控制輸入的功能響應情況，這 種簡化在狀態(tài)機分析中極其重要。D觸發(fā)器的特征方程為：Q*=D表2為D觸發(fā)器的特征表，可以由特征方程給出。表2 D觸發(fā)器特征表CPDQn +1上升

23、沿00上升沿114.2激勵表：表3為D觸發(fā)器的激勵表，激勵信號為當前和輸入的函數。由特征方程和激勵表可以得到轉移方程。如果觸發(fā)器當前穩(wěn)定狀態(tài)是Qn=0,觸發(fā)器轉移至下一個狀態(tài)（次態(tài)）Qn+1=1,則在輸入信號為1；如果觸發(fā)器維持在0，則輸入信號為0;如果觸發(fā)器的當前穩(wěn)定狀態(tài)是Qn=1,觸發(fā)器轉移至下一狀態(tài)（次態(tài)）Qn+仁Q則在輸入信號為 0;如果觸發(fā)器維持在 1，則輸入信號為1。表3 D觸發(fā)器激勵表QnQn+1D000011100 t1114.3狀態(tài)圖:圖8D觸發(fā)器狀態(tài)圖如圖8,如果觸發(fā)器當前穩(wěn)定狀態(tài)是Qn=O,則在輸入信號為1的條件下，觸發(fā)器轉移至下一個狀態(tài)（次態(tài)） Qn+1=1 ;如果輸入

24、信號為 0,則觸發(fā)器維持在 0;如果觸發(fā)器的當前穩(wěn) 定狀態(tài)是Qn=1,則在輸入信號為 0的作用下，觸發(fā)器轉移至下一狀態(tài)（次態(tài)）Qn+1=0如果輸入信號為1，則觸發(fā)器維持在1。這與表3所描述的功能是一致的。上述觸發(fā)器邏輯功能的幾種描述方法，其本質是相通的，可以互相轉換。在分析包含觸發(fā)器的邏輯電路時，必須熟練地運用狀態(tài)轉移真值表、狀態(tài)方程及狀態(tài)轉移圖。而在設計包含有觸發(fā)器的邏輯電路（時序邏輯電路）時，必須運用觸發(fā)器的激勵表。五、激勵信號D的保持時間和時鐘 CP的最大頻率5.1平均傳輸延遲時間平均傳輸延遲時間是表示門電路開關速度的參數，它是指門電路在輸入脈沖波形的作用下，輸出波形相對于輸入波形延遲了

25、多少時間。傳輸延遲時間如圖9所示。導通延遲時間上丹是指輸入波形上升沿的 50%畐值處到輸出波形下降沿 50%幅值處所需 要的時間。截止延遲時間卜:;討是指從輸入波形下降沿 50%幅值處到輸出波形上升沿 50%幅 值處所需要的時間，通常 tpuJpm。兩者的平均值稱為平均傳輸延遲時間 % ,即HL +t = P2。越小，電路的開關速度越高 2。5.2建立時間和保持時間* 斂握gi" 11時鐘|燭饉立時閭畑保持時閭圖10建立時間和保持時間信號經過傳輸線到達接收端之后，就牽涉到建立時間和保持時間這兩個時序參數。如圖10。建立時間是指觸發(fā)器的時鐘信號上升沿到來以前，數據穩(wěn)定不變的時間。輸入信

26、號應提前時鐘上升沿（如上升沿有效）T時間到達芯片，這個T就是建立時間 Setup time.如不滿足Setup time,這個數據就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升 沿，數據才能被打入觸發(fā)器3。保持時間是指觸發(fā)器的時鐘信號上升沿到來以后，數據也必須保持一段時間，數據保持不變以便能夠穩(wěn)定讀取（信號在器件部通過連線和邏輯單元時，都有一定的延 時。延時的大小與連線的長短和邏輯單元的數目有關，同時還受器件的制造工藝、工 作電壓、溫度等條件的影響。信號的高低電平轉換也需要一定的過渡時間。）。如果holdtime不夠，數據便不能被有效讀取并轉換為輸出。如果數據信號在時鐘邊沿觸發(fā)前后 持續(xù)的時

27、間分別超過建立時間和保持時間，那么這部分超過的分量分別稱為建立時間裕量和保持時間裕量。這個CMOS D觸發(fā)器是上升沿觸發(fā)器，根據CMOS管特性可得，上圖中所示四個傳輸門具有傳輸延遲t1，五個非門也具有延遲t2，傳輸門控制端在導通和截止轉換時會存在延遲t3。但是其實傳輸門的的延時很小只有納秒，而非門卻有幾十納秒因此，t1t3幾乎可以忽略不計。所以，輸入信號D只有在CP跳變之前的時間里準備好,觸發(fā)器才能將數據鎖存到 Q輸出端口，因此建立時間等于t1+t2。在CP跳變?yōu)?之后的一段時間，D信號不能發(fā)生變化，也就是所說的要保證信號的保持時間，大小應該是傳輸門的 截止導通時間 t3。因此D的建立時間應該

28、為 TD t2 t1 t3 t2 （非門延時）。5.3 CP時鐘周期低電平時間應該 D的建立時間+兩個非門延時（傳輸門忽略不計），才能保證 D順利到達G1和G2之間為3 t2。高電平時間應該為從觸發(fā)器的兩個非門延時2 t2。（傳輸門忽略不計）因此如果時鐘周期是占空比為50%的方波，那么最大頻率應該為max % t2 ；若為占空比任意的方波，則最大頻率應該為maxt2 °六、設計的D觸發(fā)器轉換成JK觸發(fā)器和T觸發(fā)器6.1 D 觸發(fā)器轉換成 JK觸發(fā)器JK觸發(fā)器是數字電路觸發(fā)器中的一種電路單元。JK觸發(fā)器具有置 0、置1、保持和翻轉功能，在各類集成觸發(fā)器中，JK觸發(fā)器的功能最為齊全。在實

29、際應用中，它不僅有很強的通用性，而且能靈活地轉換其他類型的觸發(fā)器。其功能行為如圖11。圖11 JK觸發(fā)器功能行為D觸發(fā)器的狀態(tài)方程是：Q*=D; JK觸發(fā)器的狀態(tài)方程是：Q*=JQ'+K'Q。讓兩式相等可得：D=JQ'+K'Q。用門電路實現(xiàn)上述函數即可轉換成為JK觸發(fā)器，如圖 12。新構成的JK觸發(fā)器與原 D觸發(fā)器時鐘邊沿一致，都是時鐘CP上升沿觸發(fā)。圖12 D觸發(fā)器轉換 JK觸發(fā)器電路圖Q圖13帶置位、復位的JK觸發(fā)器6.2 D 觸發(fā)器轉成T觸發(fā)器在數字電路中，凡在CP時鐘脈沖控制下，根據輸入信號T取值的不同，具有保持和翻轉功能的電路，即當T=0時能保持狀態(tài)不

30、變，T=1時一定翻轉的電路，都稱為發(fā)器。T觸發(fā)器在每一個時鐘脈沖的有效邊沿都會改變狀態(tài)。其功能行為如圖14。T觸發(fā)器的狀態(tài)方程是:Q*=TQ'+T'Q。用門電路實現(xiàn)上述函數即可轉換成為T觸發(fā)器。如圖15。圖15 D觸發(fā)器轉換稱 T觸發(fā)器電路圖加上置位、復位端之后的電路圖如圖16。圖16帶置位、復位的T觸發(fā)器七、CMOS D蟲發(fā)器在CP邊沿的工作特性研究對時鐘脈沖(簡稱CP)邊沿時間的要求，是觸發(fā)器品質評價的重要指標之一。觸發(fā)器只有在CP邊沿陡峭(短的邊沿時間)的條件下工作，才能保證其可靠性。 文中的CMOS!路的基 本觸發(fā)單元是由傳輸門和或非門組成的主從結構， 輸入的數據由傳輸

31、門引導， 因此， 對時鐘 脈沖的上升時間和下降時間就有一定的要求。 但上述分析中對CMOS蟲發(fā)器在CP邊沿的工作 模式沒有進行深人研究。一下就對 CMOS蟲發(fā)器在CP邊沿的工作特性進行研究。圖4中CP =0, CP =1時，TG3斷開，TG4導通。若Q' =1 , Q=Q則表示反相器 G1中的PMOST導通，而NMOST截止；反相器 G4中的PMOSf截止，NMO管導通。采用 MOSf 的開關等效電路，貝U主、從觸發(fā)器之間的等效電路如圖17所示。圖中和Ron(P)是G1中PMOS管的導通電阻，Ron(N)是G4中NMOST的導通電阻，a、b點分別為G2、G3的輸入端，C2、 C3是其輸

32、入電容，RTG3 RTG4是傳輸門TG3 TG4的導通電阻，開關 K1、k4則表示其工作 狀態(tài)。圖 17 CP=0 時主從觸發(fā)器的等效電路圖 18 CP=1 時主從觸發(fā)器的等效電路觸發(fā)器最簡單的版圖布局結構選取所有器件有相同的寬長比W L,所以Ron(P)衣Ron(N)疋RTG4 RTG4=R C2 C3=C在CP上升沿傳輸門共同導通時間階段tonr，主、從觸發(fā)器間的等效電路如圖 18所示。這是一個含有兩個同類儲能元件的二階電路，固有頻率只可能是 兩個不相等的負實根，電路的響應是欠阻尼的，利用拉普拉斯變換，可以求得a、 b 兩點電壓分別為：（2）式中T=RC是反相器G1G4中MOS管的導通電阻

33、與輸入電容的乘積。圖 19 CP 上升沿 tonr 期間 Ua、Ub 波形可以畫出 ua(t) 和 ub(t) 的波形如圖 19 所示。式 (1) 和圖 19(a) 表明，在 tonr 期間，門G2的輸入電壓大于閾值電壓，從而通過G2的輸出保證 G1中PMOS管導通。式 和圖19(b)表明，G3的輸入電壓將趨向閾值電壓 0.5VDD，旦該電壓進入閾值電壓附近的轉換區(qū)圍， 則G3被偏置在放大工作狀態(tài)，對輸入信號起放大作用。目前生產的CD4000系列和74HC系列的CMO電路都采用帶緩沖級的結構，線性增益很高，干擾信號或電路部的噪聲擾動會被 放大并經G4又反饋到G3輸入端，形成強烈的正反饋過程。因

34、而出現(xiàn)了圖2中的異變現(xiàn)象，直到CP繼續(xù)上升，傳輸門的共同導通時間結束，TG4截止(圖18中K4斷開)時為止。在CP下降沿的工作特性是在 CP =1，CP =0時，TG3導通，TG4截止，主、從觸發(fā)器 之間工作的等效電路如圖19所示。這時G4的輸出總是等于 G3的輸入，即截止的傳輸門TG4輸出端與輸入端之間的信號相等。所以在CP下降沿，傳輸門TG4開始導通(20圖中K4閉合)時，會使G3的輸出鎖定，而 TG3的繼續(xù)導通對輸出不產生影響。這就是說，在CP下降沿，傳輸門的共同導通狀態(tài)不會引起觸發(fā)器輸出狀態(tài)的異常變化。CP=1時主從觸發(fā)器的等效電路要使觸發(fā)器在CP上升沿不出現(xiàn)異變現(xiàn)象，則要求G3的輸入電壓ub(t)變化到轉換區(qū)之