八位二進(jìn)制計數(shù)器代碼

1、數(shù)字電路課程設(shè)計設(shè)計題目計數(shù)器設(shè)計：設(shè)計一個8位二進(jìn)制計數(shù)器。功能要求：加減控制信號為1時，加計數(shù)；0時，減計數(shù)。使能控制信號為1時，停止計數(shù)，并將當(dāng)前計數(shù)值設(shè)置為輸入值；使能控制信號為0時，計數(shù)器按照加減控制信號工作。要求寫出Verilog代碼，給出仿真波形一、設(shè)計思路1、認(rèn)真理解題目(1)作為一個八位二進(jìn)制計數(shù)器，首先，這個計數(shù)器有八個比特位；其次，二進(jìn)制計數(shù)器必須按照二進(jìn)制的遞增計數(shù)，于一般二進(jìn)制不一樣。(2)使能信號為1是停止計數(shù)，為0是開始計數(shù)。說明該計數(shù)器的使能端信號低有效。(3)控制信號位1時遞增計數(shù)?？刂菩盘栁?時遞減計數(shù)，說明該計數(shù)器位雙向計數(shù)器。2、設(shè)計思路(1)遞增計數(shù)和

2、遞減計數(shù)兩種模式在控制變量1和0的選擇下進(jìn)入，因而可以采用if語句的嵌套來實現(xiàn)比較容易。(2)停止計數(shù)時可以只把之前的計數(shù)輸出賦值給置位信號。(3)經(jīng)過分析，該模型的變量有使能信號、置位信號、選擇模式信號、時鐘信號、輸出狀O二、verilog程序，*timescale1ns/1psmodulequ_dou(clk,rst,a,b);inputclk;wireclk;inputrst;inputa;wirea;outputb;regb;reg31:0cnt;regclkout;always(posedgeclkornegedgerst)beginif(rst=1'b0)cnt<=0

3、;elsebeginif(a=1'b1)beginif(cnt>=32'd3000000)b<=1;elsecnt<=cnt+1'b1;endelsebeginb<=1'b0;cnt<=0;endendendendmodule'timescale1ns/1psmodulecounter4(load,clr,c,DOUT,clk,up_down,DIN,sysclk,rst);inputload;inputclk;wireload;inputclr;wireclr;inputup_down;wireup_down;input3

4、:0DIN;wire3:0DIN;inputsysclk;inputrst;outputc;regc;output7:0DOUT;wire7:0DOUT;reg7:0data_r;，*例化去抖模塊*wireclk_r;qu_douqu_dou(.clk(sysclk),.rst(rst),.a(clk),.b(clk_r);*assignDOUT=data_r;always(posedgeclk_rorposedgeclrorposedgeload)beginif(clr=1)同步清零data_r<=0;elseif(load=1)同步預(yù)置data_r<=DIN;elsebegin

5、if(up_down=1)beginif(data_r=8'b)begin/力口計數(shù)data_r<=8'b00000000;c=1;endelsebegin/減計數(shù)data_r<=data_r+1;c=0;endendelsebeginif(data_r=8'b00000000)begin/力口計數(shù)data_r<=8'b;c=1;endelsebegin/減計數(shù)data_r<=data_r-1;c=0;endendendendendmodule三、仿真波形BlBlKX：0)(i)cooooor)ooooininqiuif,皿5一¥-11Mml11口呷呼一廠一呼_*111Ml丫_01mlp_*：而】juw四、結(jié)果及分析在程序設(shè)計中，當(dāng)置數(shù)控制端口為高電平時，允許為該計數(shù)器置初值，把置數(shù)端口的值附給計數(shù)器，即高電平時有效。如果清零信號為1時，則將對計數(shù)器清零，即復(fù)位；當(dāng)為低電平時，如果清零為"0',則看是否有時鐘上升沿，此時如果有時鐘信號，又測得使能信號位為1',同時k='1'