第3部分CPLDFPGA結(jié)構(gòu)基本原理

1、第3部分CPLDFPGA結(jié)構(gòu)基本原理時(shí)序電路組合電路數(shù)字電路組合電路組合電路:在邏輯上總是當(dāng)前輸入狀態(tài)的函數(shù)；在邏輯上總是當(dāng)前輸入狀態(tài)的函數(shù)；:其輸出是當(dāng)前系統(tǒng)狀態(tài)與當(dāng)前輸入狀態(tài)的函數(shù)其輸出是當(dāng)前系統(tǒng)狀態(tài)與當(dāng)前輸入狀態(tài)的函數(shù),它含它含有存儲(chǔ)單元有存儲(chǔ)單元.主要內(nèi)容主要內(nèi)容 一、一、 PLD 概述概述 二、二、 簡(jiǎn)單簡(jiǎn)單PLD結(jié)構(gòu)原理結(jié)構(gòu)原理 三、三、 CPLD 結(jié)構(gòu)原理結(jié)構(gòu)原理 四、四、 FPGA的結(jié)構(gòu)原理的結(jié)構(gòu)原理 五、五、 硬件測(cè)試硬件測(cè)試 六、六、 CPLD/FPGA的編程和配置的編程和配置輸入緩沖電路與陣列或陣列輸出緩沖電路輸入輸出 基本基本PLD器件的原理結(jié)構(gòu)圖器件的原理結(jié)構(gòu)圖1、基

2、本概念、基本概念一、PLD概述 可編程邏輯器件（可編程邏輯器件（Programmable Logic Device）簡(jiǎn)）簡(jiǎn)稱稱PLD，是由，是由“與與”陣列陣列和和“或或”陣列陣列組成，能有組成，能有效的以效的以“積之和積之和”的形式實(shí)現(xiàn)布爾邏輯函數(shù)。的形式實(shí)現(xiàn)布爾邏輯函數(shù)。2、 PLD的發(fā)展歷程的發(fā)展歷程70年代年代80年代年代90年代年代PROM 和和PLA 器件器件改進(jìn)的改進(jìn)的 PLA 器件器件GAL器件器件FPGA器件器件EPLD 器件器件CPLD器件器件內(nèi)嵌復(fù)雜內(nèi)嵌復(fù)雜功能模塊功能模塊的的SoPC3 3、PLDPLD的分類(lèi)的分類(lèi)基本類(lèi)型基本類(lèi)型. 可編程只讀存儲(chǔ)器可編程只讀存儲(chǔ)器PR

3、OM. 可編程邏輯陣列可編程邏輯陣列PLA. 可編程陣列邏輯可編程陣列邏輯PAL. 通用陣列邏輯通用陣列邏輯GALCPLD/FPGA復(fù)雜類(lèi)型復(fù)雜類(lèi)型 可編程邏輯器件（PLD） 簡(jiǎn)單 PLD 復(fù)雜 PLD PROM PAL PLA GAL CPLD FPGA 按集成度按集成度(PLD)分類(lèi)分類(lèi) 可編程邏輯器件從結(jié)構(gòu)上區(qū)分可編程邏輯器件從結(jié)構(gòu)上區(qū)分,可分為乘積項(xiàng)結(jié)構(gòu)器件和可分為乘積項(xiàng)結(jié)構(gòu)器件和查找表結(jié)構(gòu)器件查找表結(jié)構(gòu)器件. 可編程邏輯器件從編程工藝上劃分可編程邏輯器件從編程工藝上劃分,可分為一次性可可分為一次性可編程器件編程器件(OTP)器件和多次性可編程器件器件器件和多次性可編程器件器件. 一次

4、性可編程器件一次性可編程器件(OTP)器件又分為熔絲型器件器件又分為熔絲型器件(如如早期的早期的PROM)和反熔絲型器件和反熔絲型器件(如如Actel公司的公司的FPGA器件器件) 多次性可編程器件器件又分為紫外線擦除電可編程多次性可編程器件器件又分為紫外線擦除電可編程器件器件(EPROM),電可擦寫(xiě)編程器件電可擦寫(xiě)編程器件(EEPROM),SROM查找查找表結(jié)構(gòu)器件和表結(jié)構(gòu)器件和Flash型器件型器件.1、 邏輯元件符號(hào)表示邏輯元件符號(hào)表示 二、簡(jiǎn)單PLD結(jié)構(gòu)原理 PLD的互補(bǔ)緩沖器的互補(bǔ)緩沖器 PLD的互補(bǔ)輸入的互補(bǔ)輸入 PLD中與陣列表示中與陣列表示 PLD中或陣列的表示中或陣列的表示

5、陣列線連接表示陣列線連接表示 2、邏輯元件符號(hào)表示、邏輯元件符號(hào)表示 地 址譯 碼 器存 儲(chǔ) 單 元陣 列0A1A1nA0W1W1pW0F1F1mFnp2PROM基本結(jié)構(gòu)：基本結(jié)構(gòu)：0111201110110.AAAWAAAWAAAWnnnn其邏輯函數(shù)是：其邏輯函數(shù)是：3、可編程只讀存儲(chǔ)器、可編程只讀存儲(chǔ)器PROM結(jié)構(gòu)原理結(jié)構(gòu)原理 PROM的邏輯陣列結(jié)構(gòu)的邏輯陣列結(jié)構(gòu)與陣列（不可編程）或陣列（可編程）0A1A1nA0W1W1pW0F1F1mFnp201,011, 111, 1101 ,011 , 111 , 1100,010, 110, 10WMWMWMFWMWMWMFWMWMWMFmmpmp

6、mpppp邏輯函數(shù)表示：邏輯函數(shù)表示：PROM表達(dá)的表達(dá)的PLD圖陣列圖陣列與陣列（固定）或陣列（可編程）0A1A1A1A0A0A1F0F用用PROM完成半加器邏輯陣列完成半加器邏輯陣列與 陣 列 （ 固 定 ）或 陣 列（ 可 編 程 ）0A1A1A1A0A0A1F0F01110100AAFAAAAFPROM內(nèi)部結(jié)構(gòu)為內(nèi)部結(jié)構(gòu)為“與與”陣列固定，陣列固定，“或或”陣列可編陣列可編程。程。2N輸入組合輸入組合查表輸出查表輸出PLA邏輯陣邏輯陣列示意圖列示意圖與陣列（可編程）或陣列（可編程）0A1A1A1A0A0A1F0F4、可編程邏輯陣列、可編程邏輯陣列PLA結(jié)構(gòu)原理結(jié)構(gòu)原理 PLA內(nèi)部結(jié)構(gòu)為

7、內(nèi)部結(jié)構(gòu)為“與與”、“或或”陣列皆可編陣列皆可編程。程。2N乘積線乘積線編程編程輸出輸出 PLA與與 PROM的比較：的比較： 0A1A1F0F2A2F0A1A1F0F2A2FPLA與或陣與或陣列皆可編程列皆可編程PROM與陣列固定與陣列固定，或陣列可編程，或陣列可編程0A1A1F0F0A1A1F0FPAL結(jié)構(gòu)：結(jié)構(gòu)：PAL的常用表示：的常用表示：5、可編程陣列邏輯、可編程陣列邏輯PAL結(jié)構(gòu)原理結(jié)構(gòu)原理 CPLD技術(shù)及應(yīng)用技術(shù)及應(yīng)用教學(xué)課件教學(xué)課件 PAL內(nèi)部結(jié)構(gòu)為內(nèi)部結(jié)構(gòu)為“與與”陣列可編程，陣列可編程，“或或”陣列固定陣列固定。2N乘積線乘積線輸出組合輸出組合2.2.4 PAL結(jié)構(gòu)原理結(jié)構(gòu)

8、原理 PAL16V8的部分結(jié)構(gòu)圖的部分結(jié)構(gòu)圖應(yīng)用實(shí)例應(yīng)用實(shí)例給出邏輯方程如下：給出邏輯方程如下：Q0=I0 + NOT（I1） I2Q1=NOT（I0） I2 +NOT（I1）I2Q2=NOT（I0） I1 +NOT（I1）I2 +NOT（I2）I0思考：如何實(shí)現(xiàn)？思考：如何實(shí)現(xiàn)？答案：此款芯片不能滿足答案：此款芯片不能滿足Q2設(shè)計(jì)需要？設(shè)計(jì)需要？I2I1I0Q0Q1Q26、通用陣列邏輯、通用陣列邏輯GALGAL器件與器件與PAL器件具有相同的內(nèi)部結(jié)構(gòu)，但靠器件具有相同的內(nèi)部結(jié)構(gòu)，但靠各種特性組合而被區(qū)別。各種特性組合而被區(qū)別。GAL是美國(guó)晶格半導(dǎo)體公司（是美國(guó)晶格半導(dǎo)體公司（Lattice）

9、為它的）為它的可編程邏輯器件注冊(cè)的專用商標(biāo)名稱?？删幊踢壿嬈骷?cè)的專用商標(biāo)名稱。輸出邏輯宏單元輸出邏輯宏單元OLMC（Output Logic Macro Cell）輸出邏輯宏單元輸出邏輯宏單元OLMC（Output Logic Macro Cell）一般邏輯器件一般邏輯器件舉例：舉例：GAL16V8GAL器件器件作為一種通用的可編程邏輯作為一種通用的可編程邏輯器件，除了器件，除了“與與”陣列可編陣列可編程改寫(xiě)，還對(duì)輸出端口設(shè)計(jì)程改寫(xiě)，還對(duì)輸出端口設(shè)計(jì)了可重新改變結(jié)構(gòu)和功能的了可重新改變結(jié)構(gòu)和功能的輸出邏輯宏單元。輸出邏輯宏單元。輸出口大多表現(xiàn)為緩沖器輸出口大多表現(xiàn)為緩沖器/驅(qū)驅(qū)動(dòng)器，一旦器

10、件定型，用戶動(dòng)器，一旦器件定型，用戶不能對(duì)它作任何改變。不能對(duì)它作任何改變。邏輯宏單元輸入/輸出口輸入口時(shí)鐘信號(hào)輸入三態(tài)控制可編程與陣列固定或陣列GAL16V8CPLDComplicated Programmable Logic DeviceI/OFBFBI/O互連互連 矩陣矩陣FBFB結(jié)構(gòu)框圖結(jié)構(gòu)框圖三、復(fù)雜可編程邏輯器件CPLD 三大部分：三大部分： I/O塊，塊，F(xiàn)B（功能塊）和互連矩陣。（功能塊）和互連矩陣。組成組成特點(diǎn)特點(diǎn)CPLD延伸出延伸出2個(gè)發(fā)展趨勢(shì)：可擦除個(gè)發(fā)展趨勢(shì)：可擦除PLD和現(xiàn)場(chǎng)可編和現(xiàn)場(chǎng)可編程門(mén)陣列程門(mén)陣列FPGA。CPLD是由是由PAL或或GAL發(fā)展而來(lái)，是由可編程邏

11、輯發(fā)展而來(lái)，是由可編程邏輯的功能塊圍繞一個(gè)位于中心和延時(shí)固定的可編程互的功能塊圍繞一個(gè)位于中心和延時(shí)固定的可編程互連矩陣構(gòu)成。連矩陣構(gòu)成。不采用分段互連方式，具有較大的時(shí)間可預(yù)測(cè)性。不采用分段互連方式，具有較大的時(shí)間可預(yù)測(cè)性。采用采用EEPROM工藝工藝MAX7000系列的單個(gè)宏單元結(jié)構(gòu)系列的單個(gè)宏單元結(jié)構(gòu)MAX7128S的結(jié)構(gòu)的結(jié)構(gòu) 1邏輯陣列塊邏輯陣列塊(LAB) 2宏單元宏單元 MAX7000系列中的宏單元系列中的宏單元 三種時(shí)鐘輸入模式三種時(shí)鐘輸入模式 全局時(shí)鐘信號(hào)全局時(shí)鐘信號(hào) 全局時(shí)鐘信號(hào)由高電平有效的時(shí)鐘信號(hào)使能全局時(shí)鐘信號(hào)由高電平有效的時(shí)鐘信號(hào)使能 用乘積項(xiàng)實(shí)現(xiàn)一個(gè)陣列時(shí)鐘用乘積

12、項(xiàng)實(shí)現(xiàn)一個(gè)陣列時(shí)鐘 3擴(kuò)展乘積項(xiàng)擴(kuò)展乘積項(xiàng) （1）共享擴(kuò)展項(xiàng)）共享擴(kuò)展項(xiàng) 并聯(lián)擴(kuò)展項(xiàng)饋送方式并聯(lián)擴(kuò)展項(xiàng)饋送方式（2）并聯(lián)擴(kuò)展項(xiàng)）并聯(lián)擴(kuò)展項(xiàng)4可編程連線陣列可編程連線陣列(PIA) PIA信號(hào)布線到信號(hào)布線到LAB的方式的方式 5I/O控制塊控制塊 EPM7128S器件的器件的I/O控制塊控制塊 FPGAField Programmable Gate ArrayFPGA內(nèi)部結(jié)構(gòu)內(nèi)部結(jié)構(gòu)可編程可編程I/O可編程單元可編程單元可編程布線可編程布線四、現(xiàn)場(chǎng)可編程門(mén)陣列FPGA FPGA現(xiàn)場(chǎng)可編程門(mén)陣列通常由現(xiàn)場(chǎng)可編程門(mén)陣列通常由布線資源布線資源圍繞的圍繞的可可編程單元編程單元（或宏單元）構(gòu)成陣列，又由

13、（或宏單元）構(gòu)成陣列，又由可編程可編程I/O單元單元圍繞陣列構(gòu)成整個(gè)芯片。圍繞陣列構(gòu)成整個(gè)芯片。可編程邏輯功能塊可編程邏輯功能塊CLB實(shí)現(xiàn)用戶功能的基本單元。實(shí)現(xiàn)用戶功能的基本單元?？删幊炭删幊蘄/O單元單元完成芯片上邏輯與外部封裝腳的接口，常分布在完成芯片上邏輯與外部封裝腳的接口，常分布在CLB的四周的四周可編程互連可編程互連PI采用采用SRAM工藝工藝包括各種長(zhǎng)度的連線和可編程連接開(kāi)關(guān)，將邏輯塊與輸入包括各種長(zhǎng)度的連線和可編程連接開(kāi)關(guān)，將邏輯塊與輸入/輸出塊連接起來(lái)，構(gòu)成特定的電路輸出塊連接起來(lái)，構(gòu)成特定的電路0000010100000101161RAM輸入A輸入B輸入C輸入D查找表輸出多

14、路選擇器FPGA查找表單元內(nèi)部結(jié)構(gòu)查找表單元內(nèi)部結(jié)構(gòu)查 找 表LUT輸 入 1輸 入 2輸 入 3輸 入 4輸 出FPGA查找表單元：查找表單元： 一個(gè)一個(gè)N輸入查找表輸入查找表 (LUT，Look Up Table)可以實(shí)現(xiàn)可以實(shí)現(xiàn)N個(gè)輸入變個(gè)輸入變量的任何邏輯功能，如量的任何邏輯功能，如 N輸入輸入“與與”、 N輸入輸入“異或異或”等。等。 輸入多于輸入多于N個(gè)的函數(shù)、方程必須分開(kāi)用幾個(gè)查找表（個(gè)的函數(shù)、方程必須分開(kāi)用幾個(gè)查找表（ LUT）實(shí)現(xiàn)實(shí)現(xiàn)輸出輸出查黑查黑找盒找盒表子表子輸入輸入1輸入輸入2輸入輸入3輸入輸入4什么是查找表什么是查找表? 實(shí)際邏輯電路 LUT 的實(shí)現(xiàn)方式a,b,c,

15、d 輸入邏輯輸出地址RAM 中存儲(chǔ)的內(nèi)容00000000000001000010.0.01111111111一個(gè)4輸入與門(mén)查找表實(shí)例：0000010100001001輸入 A 輸入 B 輸入C 輸入D 查找表查找表輸出輸出16x1RAM查找表原理查找表原理多路選擇器多路選擇器0011000100100001011Xilinx Spartan-II內(nèi)部結(jié)構(gòu)內(nèi)部結(jié)構(gòu)CLBs:Configurable Logic Blocks(可配置邏輯塊可配置邏輯塊)Altera Flex/Acex 等芯片的結(jié)構(gòu)等芯片的結(jié)構(gòu)LAB: Logic Array Block(邏輯陣列塊邏輯陣列塊)四、FPGA/CPLD

16、硬件測(cè)試技術(shù)n內(nèi)部邏輯測(cè)試內(nèi)部邏輯測(cè)試 nJTAG（Joint Test Action Group-聯(lián)合測(cè)試行動(dòng)小組）聯(lián)合測(cè)試行動(dòng)小組）邊界掃描測(cè)試邊界掃描測(cè)試n嵌入式邏輯分析儀嵌入式邏輯分析儀(通過(guò)通過(guò)JTAG接口軟件測(cè)試接口軟件測(cè)試方法方法)nAltera 的的 SignalTapnXilinx 的的 ChipScope小知識(shí)：傳統(tǒng)上將信號(hào)連線夾住小知識(shí)：傳統(tǒng)上將信號(hào)連線夾住I/O引腳，利用示波器、邏輯分析引腳，利用示波器、邏輯分析儀或總線分析儀測(cè)試和驗(yàn)證芯片內(nèi)部信號(hào)，這種測(cè)試方法儀器昂貴，儀或總線分析儀測(cè)試和驗(yàn)證芯片內(nèi)部信號(hào)，這種測(cè)試方法儀器昂貴，邊線夾對(duì)信號(hào)影響大，且易燒壞芯片。隨著邊

17、線夾對(duì)信號(hào)影響大，且易燒壞芯片。隨著JTAG邊界掃描技術(shù)發(fā)邊界掃描技術(shù)發(fā)展，基于嵌入式邏輯分析儀的內(nèi)部邏輯測(cè)試方法得到了廣泛應(yīng)用。展，基于嵌入式邏輯分析儀的內(nèi)部邏輯測(cè)試方法得到了廣泛應(yīng)用。隨著微電子技術(shù)、微封裝技術(shù)和印制板制造技術(shù)的不斷發(fā)展，隨著微電子技術(shù)、微封裝技術(shù)和印制板制造技術(shù)的不斷發(fā)展，印制電路板越來(lái)越小，密度和復(fù)雜程度越來(lái)越來(lái)高。面對(duì)這印制電路板越來(lái)越小，密度和復(fù)雜程度越來(lái)越來(lái)高。面對(duì)這樣的發(fā)展趨勢(shì)，如果仍沿用傳統(tǒng)的外探針測(cè)試法和樣的發(fā)展趨勢(shì)，如果仍沿用傳統(tǒng)的外探針測(cè)試法和“針床針床”夾具測(cè)試法來(lái)全面徹底的測(cè)試焊接在電路板上的器件將是難夾具測(cè)試法來(lái)全面徹底的測(cè)試焊接在電路板上的器件將

18、是難以實(shí)現(xiàn)的。多層電路板以及采用貼片封裝器件的電路板，將以實(shí)現(xiàn)的。多層電路板以及采用貼片封裝器件的電路板，將更難以用傳統(tǒng)的測(cè)試方法加以測(cè)試。更難以用傳統(tǒng)的測(cè)試方法加以測(cè)試。20世紀(jì)世紀(jì)80年代，聯(lián)合測(cè)試行動(dòng)組開(kāi)發(fā)了邊界掃描測(cè)試年代，聯(lián)合測(cè)試行動(dòng)組開(kāi)發(fā)了邊界掃描測(cè)試技術(shù)規(guī)范。該規(guī)范提供了有效的測(cè)試引線間隔致密的技術(shù)規(guī)范。該規(guī)范提供了有效的測(cè)試引線間隔致密的電路板上零件的能力。電路板上零件的能力。如今，幾乎所有公司的如今，幾乎所有公司的CPLD/FPGA器件均遵守器件均遵守IEEE規(guī)范，為輸入規(guī)范，為輸入/輸出引腳及專用配置引腳提供了邊界掃輸出引腳及專用配置引腳提供了邊界掃描測(cè)試描測(cè)試BST（Bo

19、undary-Scan Interface）的能力。與）的能力。與此類(lèi)似的是此類(lèi)似的是DSP器件，如器件，如TI的的TMS320系列系列DSP器件器件均含均含JTAG口。口。邊界掃描電路結(jié)構(gòu)邊界掃描電路結(jié)構(gòu)邊界掃描邊界掃描IO引腳功能引腳功能引引 腳腳描描 述述功功 能能TDI測(cè)試數(shù)據(jù)輸入測(cè)試數(shù)據(jù)輸入(Test Data Input)測(cè)試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在測(cè)試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在TCK的上升沿移入。的上升沿移入。TDO測(cè)試數(shù)據(jù)輸出測(cè)試數(shù)據(jù)輸出(Test Data Output)測(cè)試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在測(cè)試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在TC

20、K的的下降沿移出。如果數(shù)據(jù)沒(méi)有被移出時(shí)，該引腳處于高下降沿移出。如果數(shù)據(jù)沒(méi)有被移出時(shí)，該引腳處于高阻態(tài)。阻態(tài)。TMS測(cè)試模式選擇測(cè)試模式選擇(Test Mode Select)控制信號(hào)輸入引腳，負(fù)責(zé)控制信號(hào)輸入引腳，負(fù)責(zé)TAP控制器的轉(zhuǎn)換。控制器的轉(zhuǎn)換。TMS必須在必須在TCK的上升沿到來(lái)之前穩(wěn)定。的上升沿到來(lái)之前穩(wěn)定。TCK測(cè)試時(shí)鐘輸入測(cè)試時(shí)鐘輸入(Test Clock Input)時(shí)鐘輸入到時(shí)鐘輸入到BST電路，一些操作發(fā)生在電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在下降沿。上升沿，而另一些發(fā)生在下降沿。TRST測(cè)試復(fù)位輸入測(cè)試復(fù)位輸入(Test Reset Input)低電平有效，異步復(fù)

21、位邊界掃描電路低電平有效，異步復(fù)位邊界掃描電路(在在IEEE規(guī)范中，該引腳可選規(guī)范中，該引腳可選)。JTAG BST需要下列寄存器：需要下列寄存器：指令寄存器指令寄存器旁路寄存器旁路寄存器邊界掃描寄存器邊界掃描寄存器用來(lái)決定是否進(jìn)行測(cè)試或訪問(wèn)數(shù)據(jù)寄用來(lái)決定是否進(jìn)行測(cè)試或訪問(wèn)數(shù)據(jù)寄存器操作存器操作這個(gè)這個(gè)1bit寄存器用來(lái)提供寄存器用來(lái)提供TDI和和TDO的最小串行通道的最小串行通道由器件引腳上的所有邊界掃描由器件引腳上的所有邊界掃描單元構(gòu)成單元構(gòu)成FPGA每個(gè)輸入輸出引腳每個(gè)輸入輸出引腳都增加了一個(gè)移位寄存器，都增加了一個(gè)移位寄存器，在測(cè)試模式下，這些寄存在測(cè)試模式下，這些寄存器用來(lái)控制輸出引

22、腳的狀器用來(lái)控制輸出引腳的狀態(tài)和讀取輸入引腳的狀態(tài)，態(tài)和讀取輸入引腳的狀態(tài)，從而完成了測(cè)試工作。從而完成了測(cè)試工作。邊界掃描測(cè)試步驟邊界掃描測(cè)試步驟移位輸入和譯碼指令移位輸入和譯碼指令 移位輸入測(cè)試數(shù)據(jù)移位輸入測(cè)試數(shù)據(jù) 執(zhí)行測(cè)試執(zhí)行測(cè)試 輸出結(jié)果輸出結(jié)果六、CPLD/FPGA的編程與配置 軟件如何錄入軟件如何錄入“固化固化”進(jìn)入器件？進(jìn)入器件？方法方法1：編程器（：編程器（Programmer）專用編程器和通用編程器專用編程器和通用編程器u 把把CPLD/FPGA設(shè)計(jì)代碼送入芯片的過(guò)程（或做法）設(shè)計(jì)代碼送入芯片的過(guò)程（或做法） 稱稱為對(duì)為對(duì)CPLD/FPGA器件的配置，也稱為下載。器件的配置，

23、也稱為下載。u 經(jīng)過(guò)配置的經(jīng)過(guò)配置的CPLD/FPGA芯片，就成為具有用戶需要功芯片，就成為具有用戶需要功能的專用數(shù)字電路或數(shù)字系統(tǒng)。能的專用數(shù)字電路或數(shù)字系統(tǒng)。開(kāi)始編程開(kāi)始編程將編程完畢的配置將編程完畢的配置器件插在相應(yīng)的器件插在相應(yīng)的電路系統(tǒng)上電路系統(tǒng)上ISPIn System Programmable方法方法2：在系統(tǒng)編程：在系統(tǒng)編程ISP通過(guò)幾根編程線與計(jì)算機(jī)的并行口通過(guò)幾根編程線與計(jì)算機(jī)的并行口/串口相連，在專門(mén)應(yīng)用軟件配合串口相連，在專門(mén)應(yīng)用軟件配合下，方便的實(shí)現(xiàn)程序下載。下，方便的實(shí)現(xiàn)程序下載。EPC2器件器件EPC2的編程口的編程口ISPISP功能提高設(shè)計(jì)和應(yīng)用的靈活性功能提高

24、設(shè)計(jì)和應(yīng)用的靈活性n 減少對(duì)器件的減少對(duì)器件的觸摸和損傷觸摸和損傷n 不計(jì)較器件的不計(jì)較器件的封裝形式封裝形式n 允許一般的存儲(chǔ)允許一般的存儲(chǔ)n 樣機(jī)制造方便樣機(jī)制造方便n 支持生產(chǎn)和測(cè)試支持生產(chǎn)和測(cè)試流程中的修改流程中的修改n 允許現(xiàn)場(chǎng)硬允許現(xiàn)場(chǎng)硬件升級(jí)件升級(jí)n 迅速方便地迅速方便地提升功能提升功能未編程前先焊未編程前先焊接安裝接安裝系統(tǒng)內(nèi)編程系統(tǒng)內(nèi)編程-ISP在系統(tǒng)現(xiàn)場(chǎng)重在系統(tǒng)現(xiàn)場(chǎng)重編程修改編程修改l 器件編程下載的分類(lèi)：器件編程下載的分類(lèi)： 對(duì)對(duì)CPLD/FPGA芯片進(jìn)行編程配置的方式有多種。芯片進(jìn)行編程配置的方式有多種。 1、按使用計(jì)算機(jī)的通訊接口劃分，有：、按使用計(jì)算機(jī)的通訊接口劃分

25、，有：（1）串口下載（）串口下載（BitBlaster或或MasterBlaster）、）、（2）并口下載（）并口下載（ByteBlaster）、）、（3）USB接口下載接口下載(MasterBlaster或或APU)等方式。等方式。2 2、若按使用的、若按使用的CPLD/FPGACPLD/FPGA器件劃分，有：器件劃分，有：1 1）CPLDCPLD編程（適用于片內(nèi)編程元件為編程（適用于片內(nèi)編程元件為EPROMEPROM、 E2PROME2PROM和閃存的器件）；和閃存的器件）；2 2）FPGAFPGA下載下載（適用于片內(nèi)編程元件為（適用于片內(nèi)編程元件為SDRAMSDRAM的器件）的器件）3

26、3、按、按CPLD/FPGACPLD/FPGA器件在編程下載過(guò)程中的狀態(tài)劃分器件在編程下載過(guò)程中的狀態(tài)劃分，有：，有：1 1）主動(dòng)配置方式。）主動(dòng)配置方式。 在這種配置方式下在這種配置方式下, ,由由CPLD/FPGACPLD/FPGA器件引導(dǎo)配置器件引導(dǎo)配置操作的過(guò)程并控制著外部存貯器和初始化過(guò)程；操作的過(guò)程并控制著外部存貯器和初始化過(guò)程；2 2）被動(dòng)配置方式。）被動(dòng)配置方式。 在這種配置方式下在這種配置方式下, ,由外部由外部CPUCPU或控制器（如單片或控制器（如單片機(jī)）控制配置的過(guò)程。機(jī)）控制配置的過(guò)程。CPLD/FPGACPLD/FPGA器件的工作狀態(tài)器件的工作狀態(tài) l CPLD/F

27、PGA器件按照正常使用和下載的不同過(guò)程其器件按照正常使用和下載的不同過(guò)程其工作狀態(tài)分為三種：工作狀態(tài)分為三種：1、用戶狀態(tài)、用戶狀態(tài)(User mode) 即電路中即電路中CPLD器件正常工作時(shí)的狀態(tài)；器件正常工作時(shí)的狀態(tài)；2、配置狀態(tài)、配置狀態(tài)(Configuration mode ) 指將編程數(shù)據(jù)裝入指將編程數(shù)據(jù)裝入CPLD/FPGA器件的過(guò)程，也可稱器件的過(guò)程，也可稱 之為下載狀態(tài)；之為下載狀態(tài)；3、初始化狀態(tài)、初始化狀態(tài)(Initialization) 此時(shí)此時(shí)CPLD/FPGA器件內(nèi)部的各類(lèi)寄存器復(fù)位，器件內(nèi)部的各類(lèi)寄存器復(fù)位， 讓讓IO引腳為使器件正常工作作好準(zhǔn)備。引腳為使器件正常

28、工作作好準(zhǔn)備。ALTERA的編程文件的編程文件l ALTERA ALTERA 公司的開(kāi)發(fā)系統(tǒng)公司的開(kāi)發(fā)系統(tǒng)QusrtusQusrtus可以生成多種格式的編程可以生成多種格式的編程數(shù)據(jù)文件。對(duì)于不同系列器件數(shù)據(jù)文件。對(duì)于不同系列器件, , 所能生成的編程所能生成的編程/ /配置文件類(lèi)配置文件類(lèi)型有所不同型有所不同, , 其中最常用的即為其中最常用的即為.sof.sof文件和文件和.pof.pof文件，但無(wú)文件，但無(wú)論什么格式的下載文件，最終下載到論什么格式的下載文件，最終下載到FPGAFPGA芯片中的文件都芯片中的文件都為為.rbf.rbf原始二進(jìn)制文件：原始二進(jìn)制文件： SRAM Object

29、 SRAM Object格式（格式（.sof.sof：SRAM Object FileSRAM Object File）: : SOF SOF格式配置文件由下載電纜將其下載到格式配置文件由下載電纜將其下載到FPGAFPGA芯片中芯片中, , 其它數(shù)其它數(shù)據(jù)格式均可由該種格式轉(zhuǎn)化而成，據(jù)格式均可由該種格式轉(zhuǎn)化而成，Quartus IIQuartus II自動(dòng)默認(rèn)生成，自動(dòng)默認(rèn)生成，SOFSOF文件基于文件基于JTAGJTAG模式下載，下載速度快，一般在設(shè)計(jì)調(diào)試程模式下載，下載速度快，一般在設(shè)計(jì)調(diào)試程序時(shí)使用，但掉電失效。序時(shí)使用，但掉電失效。 Programming ObjectProgramm

30、ing Object格式（格式（.pof:Programmable Object .pof:Programmable Object FileFile）: : POF POF格式配置文件用于燒寫(xiě)格式配置文件用于燒寫(xiě)AlteraAltera公司配置芯片或公司配置芯片或CPLDCPLD芯片，芯片， Quartus IIQuartus II自動(dòng)生成，自動(dòng)生成，POFPOF文件用于文件用于ASAS配置方式，是燒錄進(jìn)芯配置方式，是燒錄進(jìn)芯片的，速度較慢，但不會(huì)掉電消失，一般在應(yīng)用時(shí)使用。片的，速度較慢，但不會(huì)掉電消失，一般在應(yīng)用時(shí)使用。 （一）（一） CPLD的的ISP方式編程方式編程 CPLD的的JTA

31、G方式方式編程下載連接圖編程下載連接圖 各引腳信號(hào)名稱各引腳信號(hào)名稱10芯下載口芯下載口 對(duì)對(duì)CPLD編程編程TCK、TDO、TMS、TDI為為CPLD的的JTAG口口多多CPLD芯片芯片ISP編程連接方式編程連接方式 配置配置(configuration)是對(duì)是對(duì)FPGA的內(nèi)容進(jìn)行編程的的內(nèi)容進(jìn)行編程的過(guò)程。每次上電后都需要進(jìn)行配置是基于過(guò)程。每次上電后都需要進(jìn)行配置是基于SRAM工藝工藝FPGA的一個(gè)特點(diǎn)，也可以說(shuō)是一個(gè)缺點(diǎn)。的一個(gè)特點(diǎn)，也可以說(shuō)是一個(gè)缺點(diǎn)。FPGA配置過(guò)程如下：配置過(guò)程如下：FPGA配置配置器件器件外部電路將配置數(shù)據(jù)載外部電路將配置數(shù)據(jù)載入片內(nèi)配置入片內(nèi)配置RAM中中外部

32、電路外部電路FPGA配置完成配置完成配置配置RAM配置配置RAM中的配置數(shù)據(jù)：中的配置數(shù)據(jù)：用于控制用于控制FPGA內(nèi)部可內(nèi)部可編程的內(nèi)部邏輯、內(nèi)部編程的內(nèi)部邏輯、內(nèi)部寄存器和寄存器和I/O寄存器初寄存器初始化，始化，I/O驅(qū)動(dòng)器使能驅(qū)動(dòng)器使能等。之后等。之后FPGA進(jìn)入用進(jìn)入用戶模式。戶模式。（二）（二） FPGA配置方式配置方式561、 FPGA配置方式配置方式根據(jù)根據(jù)FPGA在配置電路中的角色，可以將配置方式分為三類(lèi)：在配置電路中的角色，可以將配置方式分為三類(lèi)：（1）.FPGA主動(dòng)串行主動(dòng)串行(AS-Active Serial Mode)方式方式 （2）. JTAG (JTAG Mode

33、)方式方式（3）. FPGA被動(dòng)被動(dòng)(PS-Passive Serial Mode)方式方式EPCS系列系列配置數(shù)據(jù)配置數(shù)據(jù)FPGA主動(dòng)串行主動(dòng)串行(AS)方式方式1下載工具下載工具或或智能主機(jī)智能主機(jī)JTAG方式方式2EPC系列系列FPGA僅輸出響應(yīng)信號(hào)僅輸出響應(yīng)信號(hào)FPGAFPGA被動(dòng)被動(dòng)(Passive)方式方式3 2、FPGA配置方案圖配置方案圖JTAGJTAG配置端配置端口口FPGAPSPS配置端口配置端口P PC C機(jī)機(jī)配置適配電路配置適配電路配置器件配置器件或配置電路或配置電路ASAS配置端口配置端口專用專用FLASHFLASH配置器件配置器件PS- Passive Serial

34、 FPP- Fast passive parallel PPA- Passive parallel asynchronous PPS- Passive parallel synchronous PSA-Passive Serial Asynchronous 被動(dòng)方式可分為下列幾種方式：被動(dòng)方式可分為下列幾種方式： 被動(dòng)串行方式（被動(dòng)串行方式（PS） 快速被動(dòng)并行（快速被動(dòng)并行（FPP）方式）方式 被動(dòng)并行異步（被動(dòng)并行異步（PPA）方式）方式 被動(dòng)并行同步（被動(dòng)并行同步（PPS）方式）方式 被動(dòng)串行異步（被動(dòng)串行異步（PSA）方式）方式FPGAEPC DeviceConfigurationCo

35、ntrollerMemoryFPGAMAX II or External ProcessorConfigurationControllerExternal FlashMemoryFPGAFPGAExternalMemoryInitiates configuration processProvides configuration dataConfigurationController主動(dòng)（主動(dòng)（AS）方式）方式被動(dòng)（被動(dòng)（PS）方式）方式被動(dòng)（被動(dòng)（PS）方式）方式JTAG方式方式配置方式配置方式器件類(lèi)別器件類(lèi)別Stratix IIStratix ,Stratix GXCyclone IICyc

36、loneAPEX IIAPEX20K,APEX20KE,APEX20KCMercuryACEX 1KFLEX10K,FLEX10KE,FLEX10KAFLEX6000被動(dòng)串行（被動(dòng)串行（PS）主動(dòng)串行主動(dòng)串行(AS)快速被動(dòng)并行（快速被動(dòng)并行（FPP）被動(dòng)并行同步（被動(dòng)并行同步（PPS）被動(dòng)并行異步（被動(dòng)并行異步（PPA）被動(dòng)串行異步（被動(dòng)串行異步（PSA）JTAG僅支持邊僅支持邊界掃描測(cè)界掃描測(cè)試試Altera FPGA配置方式列表配置方式列表Cyclone FPGA配置方式表配置方式表配配 置置 方方 式式描描 述述主動(dòng)串行配置主動(dòng)串行配置(AS)(AS)采用串行配置器件（采用串行配置器件

37、（EPCS1EPCS1、EPCS4EPCS4、EPCS16EPCS16、EPCS64EPCS64）被動(dòng)配置（被動(dòng)配置（PSPS）1 1采用專用配置器件（采用專用配置器件（EPC1EPC1、EPC2EPC2、EPC4EPC4、EPC8EPC8、EPC16EPC16）；）；2 2采用配置控制器（單片機(jī)、采用配置控制器（單片機(jī)、CPLDCPLD等）配合等）配合FlashFlash；JTAGJTAG配置配置通過(guò)通過(guò)JTAGJTAG進(jìn)行配置進(jìn)行配置3. Cyclone及及Cyclone II FPGA配置配置Cyclone 以及以及Cyclone IIFPGA使用使用SRAM單元來(lái)單元來(lái)存儲(chǔ)配置數(shù)據(jù)。存

38、儲(chǔ)配置數(shù)據(jù)。FPGA中的中的SRAM是易失性的，每次上電之前，是易失性的，每次上電之前，配置數(shù)據(jù)配置數(shù)據(jù)(或壓縮的配置數(shù)據(jù)或壓縮的配置數(shù)據(jù))必須重新下載到必須重新下載到FPGA中。下面中。下面的的2個(gè)條件均可使個(gè)條件均可使FPGA產(chǎn)生一次配置請(qǐng)求：產(chǎn)生一次配置請(qǐng)求：給給FPGA重新上電；重新上電；FPGA的的nConfig引腳上產(chǎn)生一個(gè)低電平到高電平的上升沿。引腳上產(chǎn)生一個(gè)低電平到高電平的上升沿。Cyclone及及Cyclone II FPGA的配置方式包括：的配置方式包括：（1）FPGA主動(dòng)串行主動(dòng)串行(AS)配置配置方式方式； （2）FPGA被動(dòng)被動(dòng)(Passive)配置配置方式方式 ；（

39、3）JTAG配置配置方式方式 。注：。注：AS和和JTAG是實(shí)驗(yàn)室開(kāi)發(fā)板配置方式是實(shí)驗(yàn)室開(kāi)發(fā)板配置方式用戶可以通過(guò)設(shè)置用戶可以通過(guò)設(shè)置FPGA上的上的MSEL0、MESL1兩個(gè)引腳的狀態(tài)來(lái)兩個(gè)引腳的狀態(tài)來(lái)選擇配置方式。各種配置方式的選擇配置方式。各種配置方式的MSEL0、MESL1設(shè)置如下表所列：設(shè)置如下表所列：MSEL1MSEL0配置方式備注00AS主動(dòng)（串行配置器件）20M10快速AS主動(dòng)（串行配置器件） 40M，只限Cyclone II01PS被動(dòng)（CPLD控制）00或1JTAG配置MSEL設(shè)設(shè)置跳線置跳線62（1） JTAG配置配置通過(guò)通過(guò)JTAG接口，利用接口，利用Quartus I

40、I軟件可以直接對(duì)軟件可以直接對(duì)FPGA進(jìn)行單獨(dú)的硬件進(jìn)行單獨(dú)的硬件重新配置。重新配置。Quartus II軟件在編譯時(shí)會(huì)自動(dòng)生成用于軟件在編譯時(shí)會(huì)自動(dòng)生成用于JTAG配置的配置的.sof文件。文件。如果同時(shí)使用如果同時(shí)使用AS方式和方式和JTAG方式來(lái)配置方式來(lái)配置FPGA，JTAG配置方式擁有最高配置方式擁有最高的優(yōu)先級(jí)，的優(yōu)先級(jí)，此時(shí)此時(shí)AS方式將停止，而執(zhí)行方式將停止，而執(zhí)行JTAG方式配置。方式配置。JTAG配置的電路原理配置的電路原理圖圖12345678910JTAG接口10k10kR1R2DATA0nCONFIGnCEMSEL0MSEL1DCLKCONF_DONEnSTATUSTC

41、KTMSTDOTDICyclone(Cyclone II) FPGAVCCVIO(3)N.C.N.C.VCCVCCVCCVCC(1)(2)(2)(2)(2)(2)R3Cyclone: R1-R3 10KCyclone II: R1-R3 1K 利用利用Quartus II軟件和軟件和USB Blaster、ByteBlaster II等下載電纜等下載電纜可下載配置數(shù)據(jù)到可下載配置數(shù)據(jù)到FPGA。Quartus II軟件可以驗(yàn)證軟件可以驗(yàn)證JTAG配置是否成功。配置是否成功。 JTAG配置通過(guò)下載電纜使用配置通過(guò)下載電纜使用SOF、Jam或者或者JBC文件直接對(duì)文件直接對(duì)FPGA進(jìn)進(jìn)行配置，這種

42、配置方式只能用于調(diào)試階段，因?yàn)?，掉電后行配置，這種配置方式只能用于調(diào)試階段，因?yàn)椋綦姾驠PGA中的配置數(shù)據(jù)中的配置數(shù)據(jù)將丟失。將丟失。 JTAG下載口下載口Pin 1Download Cable 10-Pin Male Header (JTAG Mode)nSTATUSnCONFIG CONF_DONEDCLKMSELn.0nCETDI TMS TCK TDOnSTATUSnCONFIG CONF_DONEDCLKMSELn.0nCETDI TMS TCK TDOVCCVCCVCCVCCVCCVCCVIOJTAG Configuration of Multiple Devices（多芯片（多

43、芯片 JTAG配置電路）配置電路）主動(dòng)串行配置方式主動(dòng)串行配置方式(AS)是將配置數(shù)據(jù)事先存儲(chǔ)在串行配置器件是將配置數(shù)據(jù)事先存儲(chǔ)在串行配置器件EPCS中中,然后在系統(tǒng)上電時(shí)然后在系統(tǒng)上電時(shí)Cyclone及及Cyclone II FPGA通過(guò)串通過(guò)串行接口讀取配置數(shù)據(jù)行接口讀取配置數(shù)據(jù)（如果是壓縮數(shù)據(jù)，還會(huì)進(jìn)行解壓縮處理）（如果是壓縮數(shù)據(jù)，還會(huì)進(jìn)行解壓縮處理）對(duì)內(nèi)部的對(duì)內(nèi)部的SRAM單元進(jìn)行配置。因?yàn)樯鲜雠渲眠^(guò)程中單元進(jìn)行配置。因?yàn)樯鲜雠渲眠^(guò)程中FPGA控制配置接口，因此通控制配置接口，因此通常稱為主動(dòng)配置方式。常稱為主動(dòng)配置方式。（2）主動(dòng)串行）主動(dòng)串行配置配置nCEnSTATUSnCONFI

44、GCONFIG_DONEDATA0DCLKnCSOASDOnCEOMSEL0MSEL1Cylone(Cyclone II) FPGAnCSDATAASDIDCLKEPCS串行配置器件10k10k10kVCCVCCVCCN.C.12345678910AS接口10kVCClow or high說(shuō)明：說(shuō)明：1. 因?yàn)橐驗(yàn)镕PGA上的上的nSTATUS、CONFIG_DONE管腳都管腳都是開(kāi)漏結(jié)構(gòu)，所以都要接上是開(kāi)漏結(jié)構(gòu)，所以都要接上拉電阻。拉電阻。FPGA的片選腳的片選腳nCE必須接地。必須接地。主動(dòng)串行配置的電路原理圖主動(dòng)串行配置的電路原理圖Multi-Device AS Configurations（多芯片）（多芯片）Multiple-device AS configurationnSTATUSCONF_DONEnCONFIGnCE DATA0 nCEODCLKnCSOASDO MSELn.0GNDVCCCONF_DONEnSTATUSn