實驗七分頻器電路設(shè)計

1、實驗七、分頻器電路設(shè)計一、實驗?zāi)康?、學習任意分頻器的設(shè)計方法；2、學習數(shù)控分頻器的設(shè)計、分析和測試方法。二、實驗要求1、基本要求1、設(shè)計一個偶分頻器2、設(shè)計一個2n分頻器3、設(shè)計一個奇分頻器4、設(shè)計一個半整數(shù)分頻器5、設(shè)計一個數(shù)控分頻器2、擴展要求1、設(shè)計一個任意N分頻計數(shù)器。N為奇數(shù)或偶數(shù)2、設(shè)計一個硬件電子琴電路三、實驗原理1、偶數(shù)分頻對時鐘進行偶數(shù)分頻，使占空比為50%o只要使用一個計數(shù)器，在計數(shù)器的前一半時間使輸由為高電平，在計數(shù)器的后一半時間使輸由為低電平，即可得到偶分頻時鐘。2、奇數(shù)分頻對時鐘進行奇數(shù)分頻，使占空比為50%。先對輸入時鐘的上升沿進行計數(shù)，讓一個內(nèi)部信號在前一半時間

2、(分頻系數(shù)除2取整)為高電平，后一半時間為低電平；再對輸入時鐘的下降沿進行計數(shù)，讓另一個內(nèi)部信號在前一半時間為高電平，后一半時間為低電平；然后將這內(nèi)部兩個信號相或后即得到奇數(shù)分頻時鐘。3、2n分頻器用一個M(2M>=f0)位的二進制計數(shù)器對輸入時鐘進行計數(shù)。其第0位為輸入時鐘的二分頻，第1位為輸入時鐘的四分頻，第2位為輸入時鐘的8分頻，依此類推，第n-1位為輸入時鐘的2n分頻。4、半整數(shù)分頻器分頻系數(shù)為N=0.5的整數(shù)倍的分頻器電路可由一個異或門、一個模N的計數(shù)器和一個2分頻構(gòu)成。通用半整數(shù)分頻器電路組成如圖7-1所示。:異或門模N計數(shù)器2分頻器F0/(2N-1)F0/(N-5)圖7-1

3、通用半整數(shù)分頻器電路框圖與原理圖5、數(shù)控分頻器數(shù)控分頻器的功能就是在輸入端給定不同的輸入數(shù)據(jù)時，將對輸入的時鐘信號有不同的分頻比。數(shù)控分頻器一般是用計數(shù)值可并行預(yù)置的加法計數(shù)器完成的，方法是將計數(shù)溢出位與預(yù)置數(shù)加載輸入信號相接即可。四、實驗步驟建立一個工程項目，路徑如：D:20050837seventh,項目名和頂層實體名為freq_div。1、設(shè)計一個分頻系數(shù)可預(yù)置的偶分頻器（如8分頻器），并進行編譯仿真。2、設(shè)計一個2n分頻器（如輸入頻率為1024HZ,輸出頻率為256HZ,64Hz,4Hz等），并進行編譯仿真。3、設(shè)計一個分頻系數(shù)可預(yù)置的占空比為50%的奇分頻器（如5分頻器），并進行編譯

4、仿真。4、根據(jù)圖7-1設(shè)計一個分頻系數(shù)是N-0.5的半整數(shù)分頻器，并進行編譯仿真。5、設(shè)計一個數(shù)控分頻器，進行編譯仿真，下載測試，并畫出該程序的RTL電路圖。Valu100.0u$200,Ous3D0.0usJOO.Ous0-CLKticDFOUTg-g11110HFA(33廠55*77If99由一?55田田圖7-2當給出不同輸入值D時，F(xiàn)OUT輸出不同頻率（CLK周期=50ns）（1）仿真：輸入不同的CLK頻率和預(yù)置值D,給出如圖7-2的時序波形。（2）下載測試：頻率選65536Hz或更高（確保分頻后落在音頻范圍）；輸出FOUT接揚聲器（SPKER）。編譯下載后進行硬件測試：改變輸入值，可聽

5、到不同音調(diào)的聲音。五、參考程序1、偶分頻器程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYFDIV8ISGENERIC(N:INTEGER:=8);PORT(CLR,CLKIN:INSTD_LOGIC;CLKOUT:OUTSTD_LOGIC);ENDFDIV8ARCHITECTUREONEOFFDIV8ISSIGNALCOUNT:INTEGER;BEGINPROCESS(CLKIN,CLR)BEGINIFCLR='1'

6、;THENCOUNT<=0;ELSIF(CLKIN'EVENTANDCLKIN='1')THENIF(COUNT=N-1)THENCOUNT<=0;ELSECOUNT<=COUNT+1;IFCOUNT<INTEGER(N/2)THENCLKOUT<='0'ELSECLKOUT<='1'；ENDIF；ENDIF；ENDIF；ENDPROCESS；ENDONE2、設(shè)計一分頻器，輸入頻率為1024HZ,輸出頻率為512Hz,64HZ,4HZ,1HZ.LIBRARYIEEE;USEIEEE.STD_LOGIC_

7、1164.ALL；ENTITYFPQISPORT(CLK,CLR:INSTD_LOGIC;CLK1024,CLK64,CLK4,CLK1:OUTSTD_LOGIC);ENDFPQ;ARCHITECTUREARTOFFPQISSIGNALCOUNT:STD_LOGIC_VECTOR(9DOWNTO0);BEGINPROCESS(CLK,CLR)BEGINIF(CLR='1')THENCOUNT<=(OTHERS=>'0')ELSIF(CLK'EVENTANDCLK='1')THENCOUNT<=COUNT+'1&#

8、39;ENDIF;ENDIF；ENDPROCESS；CLK1<=COUNT(9);CLK4<=COUNT(7);CLK64<=COUNT(3);CLK512<=COUNT(0);ENDART;3、設(shè)計一個5分頻電路LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYFDIV5ISGENERIC(N:INTEGER:5);PORT(CLKIN,CLR:INSTD_LOGIC;CLKOUT:OUTSTD_LOGIC);E

9、NDFDIV5ARCHITECTUREONEOFFDIV5ISSIGNALCOUNT1,COUNT2:INTEGER;SIGNALCLK1,CLK2:STD_LOGIC;BEGINCLKOUT<=CLK1ORCLK2PROCESS(CLKIN,CLR)BEGINIFCLR=1''THENCOUNT1<=0;ELSIF(CLKIN'EVENTANDCLKIN='1')THENIF(COUNT1=N-1)THENCOUNT1<=0;ELSECOUNT1<=COUNT1+1;IFCOUNT1<INTEGER(N/2)THENCLK

10、1<='1'；ELSECLK1<='0'；ENDIF;ENDIF；ENDIF；ENDPROCESS；PROCESS(CLKIN,CLR)BEGINIFCLR=1''THENCOUNT2<=0;ELSIF(CLKIN'EVENTANDCLKIN='0')THENIF(COUNT2=N-1)THENCOUNT2<=0;ELSECOUNT2<=COUNT2+1;IFCOUNT2<INTEGER(N/2)THENCLK2<='1'；ELSECLK2<='0&#

11、39;；ENDIF;ENDIF;ENDIF；ENDPROCESS;ENDONE4、數(shù)控分頻器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYDVFISPORT(CLK:INSTD_LOGIC;D:INSTD_LOGIC_VECTOR(7DOWNTO0);FOUT:OUTSTD_LOGIC);END;ARCHITECTUREoneOFDVFISSIGNALFULL:STD_LOGIC;BEGINP_REG:PROCESS(CLK)VARIABLECNT8:STD_LOGIC_VECTOR(7D

12、OWNTO0);BEGINIFCLK'EVENTANDCLK='1'THENIFCNT8="11111111"THENCNT8:=D;-當CNT8計數(shù)計滿時，輸入數(shù)據(jù)D被同步預(yù)置給計數(shù)器CNT8FULL<='1'-同時使溢出標志信號FULL輸出為高電平ELSECNT8:=CNT8+1;否貝U繼續(xù)作力口1計數(shù)FULL<='0'且輸出溢出標志信號FULL為低電平ENDIF;ENDIF;ENDPROCESSP_REG;P_DIV:PROCESS(FULL)VARIABLECNT2:STD_LOGIC;BEGINIFFULL'EVENTANDFULL='1'THENCNT2:=NOTCNT2;-如果溢