M序列原理及其verilog實(shí)現(xiàn)

1、M序列原理及其verilog實(shí)現(xiàn)一 定義m序列是最長(zhǎng)線性移位寄存器序列的簡(jiǎn)稱，是一種偽隨機(jī)序列、偽噪聲碼（PN：pseudo-noise Sequence）?？梢灶A(yù)先確定并且可以重復(fù)實(shí)現(xiàn)的序列稱為確定序列；既不能預(yù)先確定又不能重復(fù)實(shí)現(xiàn)的序列稱為隨機(jī)序列；不能預(yù)先確定但可以重復(fù)實(shí)現(xiàn)的序列稱為偽隨機(jī)序列。二. 原理圖1. 線性反饋移位寄存器原理框圖如圖所示，m序列可由二進(jìn)制線性反饋移位寄存器產(chǎn)生。它主要由n個(gè)串聯(lián)的寄存器、移位脈沖產(chǎn)生器和模2加法器組成。 圖中第i級(jí)移存器的狀態(tài)ai表示，ai=0 或ai=1，i=整數(shù)。反饋線的連接狀態(tài)用ci表示，ci=1表示此線接通（參加反饋），ci=0表示此線斷

2、開。由于反饋的存在，移存器的輸入端受控地輸入信號(hào)。不難看出，若初始狀態(tài)為全“0”,則移位后得到的仍為全“0”，因此應(yīng)避免出現(xiàn)全“0”狀態(tài)，又因?yàn)閚級(jí)移存器共有2n種可能的不同狀態(tài)，除全“0”狀態(tài)外，剩下2n-1種狀態(tài)可用。每移位一次，就出現(xiàn)一種狀態(tài)，在移位若干次后，一定能重復(fù)出現(xiàn)前某一狀態(tài)，其后的過程便周而復(fù)始了。反饋線位置不同將出現(xiàn)不同周期的不同序列，我們希望找到線性反饋的位置，能使移存器產(chǎn)生的序列最長(zhǎng)，即達(dá)到周期P=2n-1。按圖中線路連接關(guān)系，可以寫為：ak=c1an-1+c2an-2+cna0=i=1ncian-i該式稱為遞推方程。上面曾經(jīng)指出，ci的取值決定了移位寄存器的反饋連接和序

3、列的結(jié)構(gòu)。現(xiàn)在將它用下列方程表示：fx=c0+c1x+c2x2+cnxn=i=1ncixi該方程稱為特征多項(xiàng)式。式中xi僅指明其系數(shù)ci的值（1或0），x本身的取值并無實(shí)際意義，也不需要去計(jì)算x的值。例如，若特征方程為f(x)=1+x+x4則它僅表示x0,x1和x4的系數(shù)c0=c1=c4=1,其余為零。經(jīng)嚴(yán)格證明：若反饋移位寄存器的特征多項(xiàng)式為本原多項(xiàng)式，則移位寄存器能產(chǎn)生m序列。只要找到本原多項(xiàng)式，就可構(gòu)成m系列發(fā)生器。三. 本原多項(xiàng)式若一個(gè)n次多項(xiàng)式f(x)滿足下列條件：1）f(x)為既約的，即不能再因式分解；2）f(x)可整除(xm +1),m=2n -1；3）f(x)除不盡(xq +1

4、),q<m；則稱f(x)為本原多項(xiàng)式。為什么要理解本原多項(xiàng)式？因?yàn)橐粋€(gè)線性反饋移存器能產(chǎn)生m序列的充要條件：反饋移存器的特征多項(xiàng)式為本原多項(xiàng)式。常用的本原多項(xiàng)式由查表得到。四. m序列的基本性質(zhì)如下：(1)周期性：m序列的周期p取決于它的移位寄存器的級(jí)數(shù), p=2n-1;(2)平衡特性：m序列中0和1的個(gè)數(shù)接近相等；m序列中一個(gè)周期內(nèi)“1”的數(shù)目比“0”的數(shù)目多1個(gè)。(3)游程特性：m序列中長(zhǎng)度為1的游程約占游程總數(shù)的1/2，長(zhǎng)度為2的游程約占游程總數(shù)的1/22 ,長(zhǎng)度為3的游程約占游程總數(shù)的1/23 (4)線性疊加性：m序列和其移位后的序列逐位模2相加，所得的序列還是m序列，只是相移不

5、同而已。(5)二值自相關(guān)特性：碼位數(shù)越長(zhǎng)越接近于隨機(jī)噪聲的自相關(guān)特性。五.verilog實(shí)現(xiàn)module m_sequence(inputsclk,inputrst_n,outputwirem_seq);parameter POLY = 8'b10001110;/由本原多項(xiàng)式得到reg 7:0shift_reg;always(posedge sclk or negedge rst_n)beginif(rst_n = 0) beginshift_reg <= 8'b11111111;/初值不可為全零endelse beginshift_reg7 <= (shift_reg0 & POLY7)(shift_reg1 & POLY6)(shift_reg2 & POLY5)(shift_reg3 & POLY4)(shift_reg4 & POLY3)(shift_reg5 & POLY2)(shift_reg6 & POLY1)(shift_reg7