計算機(jī)組成原理(蔣本珊)第五章匯總(共17頁)

1、精選優(yōu)質(zhì)文檔-傾情為你奉上第五章 如何區(qū)別存儲器和寄存器？ 兩者是一回事的說法對嗎？解：存儲器和寄存器不是一回事。存儲器在CPU 的外邊，專門用來存放程序和數(shù)據(jù)，訪問存儲器的速度較慢。寄存器屬于CPU 的一部分，訪問寄存器的速度很快。 存儲器的主要功能是什么？ 為什么要把存儲系統(tǒng)分成若干個不同層次？ 主要有哪些層次？解：存儲器的主要功能是用來保存程序和數(shù)據(jù)。存儲系統(tǒng)是由幾個容量、速度和價格各不相同的存儲器用硬件、軟件、硬件與軟件相結(jié)合的方法連接起來的系統(tǒng)。把存儲系統(tǒng)分成若干個不同層次的目的是為了解決存儲容量、存取速度和價格之間的矛盾。由高速緩沖存儲器、主存儲器、輔助存儲器構(gòu)成的三級存儲系統(tǒng)可以

2、分為兩個層次，其中高速緩存和主存間稱為Cache 主存存儲層次（Cache 存儲系統(tǒng)） ；主存和輔存間稱為主存 輔存存儲層次（虛擬存儲系統(tǒng)） 。 什么是半導(dǎo)體存儲器？ 它有什么特點？解：采用半導(dǎo)體器件制造的存儲器，主要有MOS 型存儲器和雙極型存儲器兩大類。半導(dǎo)體存儲器具有容量大、速度快、體積小、可靠性高等特點。半導(dǎo)體隨機(jī)存儲器存儲的信息會因為斷電而丟失。 SRAM 記憶單元電路的工作原理是什么？ 它和DRAM 記憶單元電路相比有何異同點？解：SRAM 記憶單元由 個MOS 管組成，利用雙穩(wěn)態(tài)觸發(fā)器來存儲信息，可以對其進(jìn)行讀或?qū)懀灰娫床粩嚯?，信息將可保留。DRAM 記憶單元可以由 個和單個

3、MOS管組成，利用柵極電容存儲信息，需要定時刷新。 動態(tài)RAM 為什么要刷新？ 一般有幾種刷新方式？ 各有什么優(yōu)缺點？解：DRAM 記憶單元是通過柵極電容上存儲的電荷來暫存信息的，由于電容上的電荷會隨著時間的推移被逐漸泄放掉，因此每隔一定的時間必須向柵極電容補(bǔ)充一次電荷，這個過程就叫做刷新。常見的刷新方式有集中式、分散式和異步式 種。集中方式的特點是讀寫操作時不受刷新工作的影響，系統(tǒng)的存取速度比較高；但有死區(qū)，而且存儲容量越大，死區(qū)就越長。分散方式的特點是沒有死區(qū)；但它加長了系統(tǒng)的存取周期，降低了整機(jī)的速度，且刷新過于頻繁，沒有充分利用所允許的最大刷新間隔。異步方式雖然也有死區(qū)，但比集中方式的

4、死區(qū)小得多，而且減少了刷新次數(shù)，是比較實用的一種刷新方式。 一般存儲芯片都設(shè)有片選端 ，它有什么用途？解：片選線用來決定該芯片是否被選中。，芯片被選中；1，芯片不選中。 DRAM 芯片和SRAM 芯片通常有何不同？解：主要區(qū)別有： DRAM 記憶單元是利用柵極電容存儲信息；SRAM 記憶單元利用雙穩(wěn)態(tài)觸發(fā)器來存儲信息。 DRAM 集成度高，功耗小，但存取速度慢，一般用來組成大容量主存系統(tǒng)；SRAM的存取速度快，但集成度低，功耗也較大，所以一般用來組成高速緩沖存儲器和小容量主存系統(tǒng)。 SRAM 芯片需要有片選端 ，DRAM 芯片可以不設(shè)，而用行選通信號、列選通兼作片選信號。 SRAM 芯片的地址

5、線直接與容量相關(guān)，而DRAM 芯片常采用了地址復(fù)用技術(shù)，以減少地址線的數(shù)量。 有哪幾種只讀存儲器？ 它們各自有何特點？解：MROM ：可靠性高，集成度高，形成批量之后價格便宜，但用戶對制造廠的依賴性過大，靈活性差。PROM ：允許用戶利用專門的設(shè)備（編程器）寫入自己的程序，但一旦寫入后，其內(nèi)容將無法改變。寫入都是不可逆的，所以只能進(jìn)行一次性寫入。EPROM ：不僅可以由用戶利用編程器寫入信息，而且可以對其內(nèi)容進(jìn)行多次改寫。EPROM 又可分為兩種：紫外線擦除（UVEPROM）和電擦除（EEPROM） 。閃速存儲器：既可在不加電的情況下長期保存信息，又能在線進(jìn)行快速擦除與重寫，兼?zhèn)淞薊EPROM

6、 和RAM 的優(yōu)點。 說明存取周期和存取時間的區(qū)別。解：存取周期是指主存進(jìn)行一次完整的讀寫操作所需的全部時間，即連續(xù)兩次訪問存儲器操作之間所需要的最短時間。存取時間是指從啟動一次存儲器操作到完成該操作所經(jīng)歷的時間。存取周期一定大于存取時間。 一個K × 的存儲芯片需要多少根地址線、數(shù)據(jù)輸入線和輸出線？解：需要 根地址線， 根數(shù)據(jù)輸入和輸出線。 某機(jī)字長為 位，其存儲容量是KB ，按字編址的尋址范圍是多少？ 若主存以字節(jié)編址，試畫出主存字地址和字節(jié)地址的分配情況。解：某機(jī)字長為 位，其存儲容量是KB ，按字編址的尋址范圍是KW 。若主存以字節(jié)編址，每一個存儲字包含 個單獨編址的存儲字節(jié)

7、。假設(shè)采用大端方案，即字地址等于最高有效字節(jié)地址，且字地址總是等于 的整數(shù)倍，正好用地址碼的最末兩位來區(qū)分同一個字中的 個字節(jié)。主存字地址和字節(jié)地址的分配情況如圖- 所示。 一個容量為K × 位的存儲器，其地址線和數(shù)據(jù)線的總和是多少？ 當(dāng)選用下列不同規(guī)格的存儲芯片時，各需要多少片？K×位，K×位，K×位，1K×位，K×位，K×位。解：地址線 根，數(shù)據(jù)線 根，共 根。若選用不同規(guī)格的存儲芯片，則需要：K×位芯片片，K×位芯片片，K×位芯片片，K×位芯片片，K×位芯片16片，K&

8、#215;位芯片 片。 現(xiàn)有 × 的存儲芯片，若用它組成容量為K × 的存儲器。試求：（） 實現(xiàn)該存儲器所需的芯片數(shù)量？（） 若將這些芯片分裝在若干塊板上，每塊板的容量為K × ，該存儲器所需的地址線總位數(shù)是多少？ 其中幾位用于選板？ 幾位用于選片？ 幾位用作片內(nèi)地址？解：（） 需 × 的芯片 片。（） 該存儲器所需的地址線總位數(shù)是位，其中位用于選板，位用于選片，10位用作片內(nèi)地址。 已知某機(jī)字長 位，現(xiàn)采用半導(dǎo)體存儲器作主存，其地址線為 位，若使用K × 的SRAM 芯片組成該機(jī)所允許的最大主存空間，并采用存儲模板結(jié)構(gòu)形式。（） 若每塊模板容

9、量為K × ，共需多少塊存儲模板？（） 畫出一個模板內(nèi)各芯片的連接邏輯圖。解：（） 根據(jù)題干可知存儲器容量為 KB ，故共需 塊存儲模板。（） 一個模板內(nèi)各芯片的連接邏輯圖如圖- 所示。 某半導(dǎo)體存儲器容量K × ，可選SRAM 芯片的容量為K × ；地址總線A A （低） ，雙向數(shù)據(jù)總線D D （低） ，由RW線控制讀寫。請設(shè)計并畫出該存儲器的邏輯圖，并注明地址分配、片選邏輯及片選信號的極性。解：存儲器的邏輯圖與圖唱 很相似，區(qū)別僅在于地址線的連接上，故省略。地址分配如下： 現(xiàn)有如下存儲芯片：K × 的ROM 、K × 的RAM 、K 

10、15; 的ROM 。若用它們組成容量為KB 的存儲器，前KB 為ROM ，后KB 為RAM ，CPU 的地址總線 位。（） 各種存儲芯片分別用多少片？（） 正確選用譯碼器及門電路，并畫出相應(yīng)的邏輯結(jié)構(gòu)圖。（） 指出有無地址重疊現(xiàn)象。解：（） 需要用K × 的ROM 芯片 片，K × 的RAM 芯片片。不能使用K × 的ROM 芯片，因為它大于ROM 應(yīng)有的空間。（） 各存儲芯片的地址分配如下： 用容量為K × 的DRAM 芯片構(gòu)成KB 的存儲器。（） 畫出該存儲器的結(jié)構(gòu)框圖。（） 設(shè)存儲器的讀寫周期均為 s ，CPU 在s 內(nèi)至少要訪存一次，試問采用哪種

11、刷新方式比較合理？ 相鄰兩行之間的刷新間隔是多少？ 對全部存儲單元刷新一遍所需的實際刷新時間是多少？解：（） 存儲器的結(jié)構(gòu)框圖如圖- 所示。（） 因為要求CPU 在s 內(nèi)至少要訪存一次，所以不能使用集中刷新方式，分散和異步刷新方式都可以使用，但異步刷新方式比較合理。相鄰兩行之間的刷新間隔 最大刷新間隔時間÷ 行數(shù) ms ÷ s 。取 s ，即進(jìn)行讀或?qū)懖僮?次之后刷新一行。對全部存儲單元刷新一遍所需的實際刷新時間 s × s 有一個 位機(jī)，采用單總線結(jié)構(gòu)，地址總線 位（A A ） ，數(shù)據(jù)總線 位（D D ） ，控制總線中與主存有關(guān)的信號有MREQ（低電平有效允許訪

12、存）和RW（高電平為讀命令，低電平為寫命令） 。主存地址分配如下：從 為系統(tǒng)程序區(qū)，由ROM 芯片組成；從 為用戶程序區(qū)；最后（最大地址）K 地址空間為系統(tǒng)程序工作區(qū)。（上述地址均用十進(jìn)制表示，按字節(jié)編址。）現(xiàn)有如下存儲芯片：K × 的ROM ，K × 、K × 、K × 、K × 的SRAM 。請從上述規(guī)格中選用芯片設(shè)計該機(jī)主存儲器，畫出主存的連接框圖，并請注意畫出片選邏輯及與CPU 的連接。解：根據(jù)CPU 的地址線、數(shù)據(jù)線，可確定整個主存空間為K × 。系統(tǒng)程序區(qū)由ROM 芯片組成；用戶程序區(qū)和系統(tǒng)程序工作區(qū)均由RAM 芯片組成。

13、共需：K × 的ROM 芯片 片，K × 的SRAM 芯片 片，K × 的SRAM 芯片 片。主存地址分配如圖- 所示，主存的連接框圖如圖- 所示。 某半導(dǎo)體存儲器容量KB ，其中固化區(qū)KB ，可選EPROM 芯片為K × ；可隨機(jī)讀寫區(qū)KB ，可選SRAM 芯片有：K × 、K × 、K × 。地址總線A A （A 為最低位） ，雙向數(shù)據(jù)總線D D （D 為最低位） ，RW控制讀寫，MREQ為低電平時允許存儲器工作信號。請設(shè)計并畫出該存儲器邏輯圖，注明地址分配、片選邏輯、片選信號極性等。 某機(jī)地址總線 位A A （A 為最

14、低位） ，訪存空間KB 。外圍設(shè)備與主存統(tǒng)一編址，IO 空間占用FC FFFFH ?，F(xiàn)用 芯片（K × ）構(gòu)成主存儲器，請設(shè)計并畫出該存儲器邏輯圖，并畫出芯片地址線、數(shù)據(jù)線與總線的連接邏輯以及行選信號與列選信號的邏輯式，使訪問IO 時不訪問主存。動態(tài)刷新邏輯可以暫不考慮。解：存儲器邏輯圖如圖- 所示，為簡單起見，在圖中沒有考慮行選信號和列選信號，行選信號和列選信號的邏輯式可參考下題。在KB 空間的最后KB 為IO 空間，在此區(qū)間CS無效，不訪問主存。 已知有K × 的DRAM 芯片，其引腳功能如下：地址輸入A A ，行地址選擇RAS ，列地址選擇CAS ，數(shù)據(jù)輸入端DIN

15、，數(shù)據(jù)輸出端DOUT ，控制端WE 。請用給定芯片構(gòu)成KB 的存儲器，采用奇偶校驗，試問：需要芯片的總數(shù)是多少？ 并請：（） 正確畫出存儲器的連接框圖。（） 寫出各芯片RAS和CAS形成條件。（） 若芯片內(nèi)部采用 × 矩陣排列，求異步刷新時該存儲器的刷新間隔。解：（） 需要的芯片數(shù) 片，存儲器的連接框圖如圖- 所示。（） 若芯片內(nèi)部采用 × 矩陣排列，設(shè)芯片的最大刷新間隔時間為ms ，則相鄰兩行之間的刷新間隔為：刷新間隔 最大刷新間隔時間÷ 行數(shù) ms ÷ s可取刷新間隔 s 。并行存儲器有哪幾種編址方式？ 簡述低位交叉編址存儲器的工作原理。解：并行存儲

16、器有單體多字、多體單字和多體多字等幾種系統(tǒng)。多體交叉訪問存儲器可分為高位交叉編址存儲器和低位交叉編址存儲器。低位交叉編址又稱為橫向編址，連續(xù)的地址分布在相鄰的存儲體中，而同一存儲體內(nèi)的地址都是不連續(xù)的。存儲器地址寄存器的低位部分經(jīng)過譯碼選擇不同的存儲體，而高位部分則指向存儲體內(nèi)的存儲字。如果采用分時啟動的方法，可以在不改變每個存儲體存取周期的前提下，提高整個主存的速度。 并行存儲器有哪幾種編址方式？ 簡述低位交叉編址存儲器的工作原理。解：并行存儲器有單體多字、多體單字和多體多字等幾種系統(tǒng)。多體交叉訪問存儲器可分為高位交叉編址存儲器和低位交叉編址存儲器。低位交叉編址又稱為橫向編址，連續(xù)的地址分布

17、在相鄰的存儲體中，而同一存儲體內(nèi)的地址都是不連續(xù)的。存儲器地址寄存器的低位部分經(jīng)過譯碼選擇不同的存儲體，而高位部分則指向存儲體內(nèi)的存儲字。如果采用分時啟動的方法，可以在不改變每個存儲體存取周期的前提下，提高整個主存的速度。 什么是高速緩沖存儲器？ 它與主存是什么關(guān)系？ 其基本工作過程如何？解：高速緩沖存儲器位于主存和CPU 之間，用來存放當(dāng)前正在執(zhí)行的程序段和數(shù)據(jù)中的活躍部分，使CPU 的訪存操作大多數(shù)針對Cache 進(jìn)行，從而使程序的執(zhí)行速度大大提高。高速緩沖存儲器的存取速度接近于CPU 的速度，但是容量較小，它保存的信息只是主存中最急需處理的若干塊的副本。當(dāng)CPU 發(fā)出讀請求時，如果Cac

18、he 命中，就直接對Cache 進(jìn)行讀操作，與主存無關(guān)；如果Cache 不命中，則仍需訪問主存，并把該塊信息一次從主存調(diào)入Cache 內(nèi)。若此時Cache 已滿，則須根據(jù)某種替換算法，用這個塊替換掉Cache 中原來的某塊信息。 Cache 做在CPU 芯片內(nèi)有什么好處？ 將指令Cache 和數(shù)據(jù)Cache 分開又有什么好處？解：Cache 做在CPU 芯片內(nèi)可以提高CPU 訪問Cache 的速度。將指令Cache 和數(shù)據(jù)Cache 分開的好處是分體緩存支持并行訪問，即在取指部件取指令的同時，取數(shù)部件要取數(shù)據(jù)。并且，指令在程序執(zhí)行中一般不需要修改，故指令Cache 中的內(nèi)容不需寫回到主存中去。 設(shè)某機(jī)主存容量為MB ，Cache 容量為KB ，每塊包含 個字，每字 位，設(shè)計一個四路組相聯(lián)映像（即Cache 每組內(nèi)共有四個塊）的Cache 組織，要求：（） 畫出主存地址字段中各段的位數(shù)。（） 設(shè)Cache 的初態(tài)為空，CPU 依次從主存第 、 、 、 、 號單元讀出 個字（主存一次讀出一個字） ，并重復(fù)按此次序讀 次，問命中率是多