陣列除法器的設計說明

1、. . . . I / 22Xxxxxxxxx課課 程程 設設 計計 報報 告告課程設計名稱：計算機組成原理課程設計計算機組成原理課程設計課程設計題目：陣列除法器的設計陣列除法器的設計院（系）：xxxxxxxxx專 業(yè)：xxxxxxxxx班 級：xxxxxxxxx學 號：xxxxxxxxxxx姓 名：xxxxxxxxxxxxx指導教師：xxxxxxxxxxxx完成日期：xxxxxxxxxxxxxxx. . . . I / 22目目 錄錄第第 1 1 章總體設計方案章總體設計方案 1 11.1 設計原理 11.2 設計思路 31.3 設計環(huán)境 4第第 2 2 章詳細設計方案章詳細設計方案 7 7

2、2.1 頂層方案圖的設計與實現 72.1.1 創(chuàng)建頂層圖形設計文件 72.1.2 器件的選擇與引腳鎖定 82.1.3 編譯、綜合、適配 92.2 功能模塊的設計與實現 92.3 仿真調試 11第第 3 3 章編程下載與硬件測試章編程下載與硬件測試 14143.1 編程下載 143.2 硬件測試與結果分析 14參考文獻參考文獻 1616附錄（電路原理圖）附錄（電路原理圖）1717. . . . 1 / 22第 1 章 總體設計方案1.11.1 設計原理設計原理陣列除法器是一種并行運算部件，采用大規(guī)模集成電路制造，與早期的串行除法器相比，陣列除法器不僅所需的控制線路少，而且能提供令人滿意的高速運算

3、速度。陣列除法器有多種形式，如不恢復余數陣列除法器、補碼陣列除法器等等本實驗設計的是加減交替陣列除法器。原理是利用一個可控加法減法 CAS 單元所組成的流水陣列來實現的它有四個輸出端和四個輸入端。當輸入線 P0 時，CAS 作加法運算；當 P1 時，CAS作減法運算。邏輯結構圖如圖 1.1 所示。圖圖 1.11.1 不恢復余數陣列除法器的不恢復余數陣列除法器的邏輯結構圖邏輯結構圖CAS 單元的輸入與輸出的關系可用如下一組邏輯方程來表示：SiAi(BiP)CCi1(AiCi)(BiP)AiCi當 P0 時，就是一個全加器，如下式：. . . . 2 / 22SiAiBiCiCi1AiBiBiCi

4、AiCi當 P1 時,則得求差公式：SiAiBiCiCi1AiBiBiCiAiCi其中 BiBi1。在減法情況下,輸入 Ci稱為借位輸入,而 Ci1稱為借位輸出。不恢復余數的除法也就是加減交替法。在不恢復余數的除法陣列中，每一行所執(zhí)行的操作究竟是加法還是減法，取決于前一行輸出的符號與被除數的符號是否一致。當出現不夠減時，部分余數相對于被除數來說要改變符號。這時應該產生一個商位“0”，除數首先沿對角線右移，然后加到下一行的部分余數上。當部分余數不改變它的符號時，即產生商位“1”，下一行的操作應該是減法。本實驗就采用加減交替的方法設計這個陣列除法器。圖 1.2 所示的就是一個陣列除法器完成 X/Y

5、 的除法運算，圖中每一個方框是一個可控加法減法(CAS)單元。被除數為 X= X0 X1 X2 X3 X4；除數為 Y= Y0 Y1 Y2 Y3 Y4。其中 X0和 Y0是被除數和除數的符號位，在本次設計中 X0和 Y0 為零，商的符號位恒為零，商為0.Q1 Q2 Q3Q4，余數為 0.000R4 R5R6R7 R8。被除數 X 是由頂部一行和最右邊的對角線上的垂直輸入線來提供的，除數 Y 是沿對角線方向進入這個陣列。至于作加法還是減法，由控制信號 P 決定，即當輸入線 P0 時，CAS 作加法運算；當 P1時，CAS 作減法運算。其原理框圖如圖 1.2 所示。. . . . 3 / 22圖圖

6、 1.21.2 陣列除法器原理框圖陣列除法器原理框圖1.21.2 設計思路設計思路是用一個可控加法/減法(CAS)單元所組成的流水陣列來實現的。推廣到一般情況，一個(n1)位除(n1)位的加減交替除法陣列由(n1)2個 CAS 單元組成，其中兩個操作數(被除數與除數)都是正的。流水陣列除法邏輯框圖如圖1.2可控加法減法(RO)單元如圖1.2所示，其中被除數為 X = 0. X1X2X3X4，除數為 Y= 0. Y1Y2Y3Y4，商數為 Q = 0. Q1Q2Q3Q4，它的余數為 R = 0. 000R4R5 R6R7R8，字長為 n + 1 = 5。單元之間的互聯是用 n4 的陣列來表示的。被

7、除數 X 是一個 4 位的小數：X = 0. X1X2X3X4它是由頂部一行和最右邊的對角線上的垂直輸入線來提供的。除數 Y 是一個 4 位的小數：Y= 0. Y1Y2Y3Y4它沿對角線方向進入這個陣列。因為，在除法中所需要的部分余數的左移，可以用下列等效的操作來代替：即讓余數保持固定，而將除數沿對角線右移。商 Q 是一個 4 位的小數：Q = 0. Q1Q2Q3Q4它在陣列的左邊產生。余數 R 是一個 8 位的小數：R = 0. 000R4R5R6R7R8它在陣列的最下一行產生。最上面一行所執(zhí)行的初始操作經常是減法。因此最上面一行的控制線 P 置. . . . 4 / 22成“1” 。減法是

8、用 2 的補碼運算來實現的，這時右端各 CAS 單元上的反饋線用作初始的進位輸入。每一行最左邊的單元的進位輸出決定著商的數值。將當前的商反饋到下一行,我們就能確定下一行的操作。由于進位輸出信號指示出當前的部分余數的符號,因此,它將決定下一行的操作將進行加法還是減法。不恢復余數陣列除法器來說，在進行運算時，沿著每一行都有進位(或借位)傳播,同時所有行在它們的進位鏈上都是串行連接。采用細胞模塊和門電路等邏輯部件設計并實現陣列除法功能，設計的原理圖調試后形成 liufei3.bit 文件并下載到 XCV200 可編程邏輯芯片中，經硬件測試驗證設計的正確性。 1.31.3 設計環(huán)境設計環(huán)境（1）硬件環(huán)

9、境硬件環(huán)境偉福偉福 COP2000COP2000 型計算機組成原理實驗儀型計算機組成原理實驗儀COP2000 計算機組成原理實驗系統由實驗平臺、開關電源、軟件三大部分組成實驗平臺上有寄存器組 R0-R3、運算單元、累加器 A、暫存器 B、直通/左移/右移單元、地址寄存器、程序計數器、堆棧、中斷源、輸入/輸出單元、存儲器單元、微地址寄存器、指令寄存器、微程序控制器、組合邏輯控制器、擴展座、總線插孔區(qū)、微動開關/指示燈、邏輯筆、脈沖源、20 個按鍵、字符式 LCD、RS232口。COP2000 計算機組成原理實驗系統各單元部件都以計算機結構模型布局，清晰明了，系統在實驗時即使不借助 PC 機，也可

10、實時監(jiān)控數據流狀態(tài)與正確與否, 實驗系統的軟硬件對用戶的實驗設計具有完全的開放特性，系統提供了微程序控制器和組合邏輯控制器兩種控制器方式， 系統還支持手動方式、聯機方式、模擬方式三種工作方式，系統具備完善的尋址方式、指令系統和強大的模擬調試功能。XCV200XCV200 實驗板實驗板在 COP2000 實驗儀中的 FPGA 實驗板主要用于設計性實驗和課程設計實驗，它的核心器件是 20 萬門 XCV200 的 FPGA 芯片。用 FPGA 實驗板可設計 8 位 16 位和 32 位模型機。. . . . 5 / 22XCV200 相應管腳已經連接好配合 FPGA 實驗板的 PC 調試軟件可方便地

11、進行各種實驗。U3 IDT71V016SA 是 64Kx16 位存儲器能保存大容量的程序。C0-C5 D0-D5 是 12 個 7 段數碼管用于顯示模型機部的寄存器總線數值，在設計時可將需要觀察的部寄存器總線等值接到這些 7 段管上直觀地觀察模型機運行時部狀態(tài)變化。A0-A7、B0-B7 是 16 個 LED 發(fā)光二極管用于顯示模型機部的狀態(tài)例如進位標志零標志中斷申請標志等等。K0(0-7)-K4(0-7)是四十個開關用于輸入外部信號，例如在做單步實驗時這些開關可用來輸入地址總線值數據總線值控制信號等。T6B595 是 7 段數碼管的驅動芯片，74HC1649 是串轉并芯片，用于接 16 個L

12、ED。（2）EDAEDA 環(huán)境環(huán)境XilinxXilinx foundationfoundation f3.1f3.1 設計軟件設計軟件Xilinx foundation f3.1 是 Xilinx 公司的可編程期間開發(fā)工具，該平臺如圖 1.3 所示）功能強大，主要用于百萬邏輯門設計。該系統由設計入口工具、設計實現工具、設計驗證工具三大部分組成。圖圖 1.31.3 XilinxXilinx foundationfoundation f3.1f3.1 設計平臺設計平臺設計入口工具包括原理圖編輯器、有限狀態(tài)機編輯器、硬件描述語言（HDL）編輯器、LogiBLOX 模塊生成器、Xilinx 核生成器

13、等軟件。其功能是：接. . . . 6 / 22收各種圖形或文字的設計輸入，并最終生成網絡表文件。設計實現工具包括流程引擎、限制編輯器、基片規(guī)劃器、FPGA 編輯器、FPGA 寫入器等軟件。設計實現工具用于將網絡表轉化為配置比特流，并下載到器件。設計驗證工具包括功能和時序仿真器、靜態(tài)時序分析器等，可用來對設計中的邏輯關系與輸出結果進行檢驗，并詳盡分析各個時序限制的滿足情況。COP2000COP2000 仿真軟件仿真軟件COP2000 集成開發(fā)環(huán)境是為 COP2000 實驗儀與 PC 機相連進行高層次實驗的配套軟件，它通過實驗儀的串行接口和 PC 機的串行接口相連，提供匯編、反匯編、編輯、修改指

14、令、文件傳送、調試 FPGA 實驗等功能，該軟件在 Windows 下運行。OP2000OP2000 集成開發(fā)環(huán)境界面如圖 1.4 所示。圖圖 1.41.4 COP2000COP2000 計算機組成原理集成調試軟件計算機組成原理集成調試軟件. . . . 7 / 22第 2 章 詳細設計方案2.12.1 頂層方案圖的設計與實現頂層方案圖的設計與實現頂層方案圖實現陣列除法器的邏輯功能，采用原理圖設計輸入方式完成，電路實現基于 XCV200 可編程邏輯芯片。在完成原理圖的功能設計后，把輸入/輸出信號安排到 XCV200 指定的引腳上去，實現芯片的引腳鎖定。2.1.12.1.1 創(chuàng)建頂層圖形設計文件

15、創(chuàng)建頂層圖形設計文件頂層設計采用了原理圖設計輸入方式，圖形文件主要由可控加法減法(CAS)單元構成， 由 25 個 CAS 模塊組裝而成的一個完整的設計實體?？衫?Xilinx foundation f3.1 ECS 模塊實現頂層圖形文件的設計，頂層圖形文件結構如圖2.1 所示。圖 2.1 定點原碼一位乘法器的設計圖形文件結構圖 2.1 所示的陣列除法器的頂層文件結構是由一個陣列除法器通過 Xilinx foundation f3.1 封裝后構成,其中 X0.X1X2X3X4 為被除數，Y0.Y1Y2Y3Y4 為除數P 為加減控制端（1 為減法，0 為加法） ，Q0.Q1Q2Q3Q4 為商，

16、R0.R1R2R3R4 位余數。其電路原理如圖 2.2 所示。. . . . 8 / 22圖圖 2.22.2 陣列除法器電路圖陣列除法器電路圖2.1.22.1.2 器件的選擇與引腳鎖定器件的選擇與引腳鎖定（1 1）器件的選擇）器件的選擇由于硬件設計環(huán)境是基于偉福 COP2000 型計算機組成原理實驗儀和 XCV200實驗板，故采用的目標芯片為 Xilinx XCV200 可編程邏輯芯片。（2 2）引腳鎖定）引腳鎖定把頂層圖形文件中的輸入/輸出信號安排到 Xilinx XCV200 芯片指定的引腳上去，實現芯片的引腳鎖定，各信號與 Xilinx XCV200 芯片引腳對應關系如表2.1 所示。.

17、 . . . 9 / 22表表 2.12.1 信號和芯片引腳對應關系信號和芯片引腳對應關系圖形文件中的輸入圖形文件中的輸入/ /輸出信號輸出信號XCV200XCV200芯片引腳信號芯片引腳信號X1P100X2P101X3P102X4P103Y1P84Y2P85Y3P86Y4P87X0P97Y0P82Q0P107Q1P215Q2P216Q3P217Q4P218R0P99R1P220R2P221R3P222R4P223PP812.1.32.1.3 編譯、綜合、適配編譯、綜合、適配利用 XilinxXilinx foundationfoundation f3.1f3.1 的原理圖編輯器對頂層圖形文件

18、進行編譯，并最終生成網絡表文件，利用設計實現工具經綜合、優(yōu)化、適配，生成可供時序仿真的文件和器件下載編程文件。2.22.2 功能模塊的設計與實現功能模塊的設計與實現陣列除法器的底層設計包括 25 個可控加法減法(CAS)模塊，設計時這個?？煽丶臃p法(CAS)模塊由 2 個或門、3 個異或門和 4 個與門邏輯組合成電路實現?？煽丶臃p法(CAS)模塊邏輯圖如圖 2.3 所示。. . . . 10 / 22圖圖 2.32.3 可控加法減法可控加法減法(CAS)(CAS)單元邏輯圖單元邏輯圖為了在為能在圖形編輯器（原理圖設計輸入方式）中調用可控加法減法(CAS) 芯片需要把它封裝，可利用 Xili

19、nx foundation f3.1 編譯器中的如下步驟實現：Tools=Symbol Wizard=下一步。XIN、YIN、PIN、CIN 為 4 個輸入信號，YOUT、POUT、COUT、SOUT 為 4 個輸出信號。其元件圖形符號如圖 2.4 所示。圖圖 2.42.4 控制器元件圖形符號控制器元件圖形符號對創(chuàng)建的控制器模塊進行功能仿真，驗證其功能的正確性，可用 XilinxFoundation f3.1 編譯器 CAS 模塊實現。按照表 2.2 的輸入信號進行仿真，仿真結果如圖 2.5 所示：表表 2.22.2 仿真數據理論結果仿真數據理論結果輸入信號輸出信號XINYINPINCINCO

20、UTPOUTSOUTYOUT11111101. . . . 11 / 22000100101001100010000010圖圖 2.52.5 CASCAS 功能仿真波形結果功能仿真波形結果將仿真結果與由仿真表 2.2 中的輸出信號的理論之相比較，發(fā)現仿真結果正確，所以可控加法減法(CAS) 模塊設計正確。2.32.3 仿真調試仿真調試仿真調試主要驗證設計電路邏輯功能、時序的正確性，本設計中主要采用功能仿真方法對設計的電路進行仿真。（1 1）建立仿真波形文件與仿真信號選擇）建立仿真波形文件與仿真信號選擇功能仿真時，首先建立仿真波形文件，選擇仿真信號，對選定的輸入信號設置參數（以一組數據為例） ，

21、選定的仿真信號和設置的參數如表 2.3 所示。表表 2.32.3 仿真信號選擇和參數設置仿真信號選擇和參數設置輸入信號輸入信號 輸出信號輸出信號X00Y00Q0R0X11Y11Q1R1. . . . 12 / 22X20Y21Q2R2X31Y30Q3R3X41Y41Q4R4P1（2 2）功能仿真結果與分析）功能仿真結果與分析當被除數 X=0.1011,除數 Y=0.1101 時,得出商的理論值 Q=0.1101,余數的理論值 R=0.00000111。將理論值與功能仿真波形結果圖（圖 2.6） ，仿真數據理論結果表（表2.4）相比較，發(fā)現結果完全一致?？梢钥闯龉δ芊抡娼Y果是正確的，進而說明電路

22、設計的正確性。圖圖 2.2. 6 6 功能仿真波形結果功能仿真波形結果. . . . 13 / 22表表 2.42.4 仿真數據理論結果仿真數據理論結果輸入信號輸入信號 輸出信號輸出信號X00Y00Q00R00X11Y11Q11R10X20Y21Q21R21X31Y30Q30R31X41Y41Q41R41P1. . . . 14 / 22第 3 章編程下載與硬件測試3.13.1 編程下載編程下載利用 COP2000 仿真軟件的編程下載功能，將得到 liufei3.bit 文件下載到XCV200 實驗板的 XCV200 可編程邏輯芯片中。3.23.2 硬件測試與結果分析硬件測試與結果分析利用 X

23、CV200 實驗板進行硬件功能測試。定點原碼一位乘法器的輸入數據通過 XCV200 實驗板的輸入開關實現，輸出數據通過 XCV200 實驗板的 LED 指示燈實現，其對應關系如表 3.1 所示。 表表 3.1XCV2003.1XCV200 實驗板信號對應關系實驗板信號對應關系圖形文件中的輸入圖形文件中的輸入/ /輸出信號輸出信號XCV200XCV200芯片引腳信號芯片引腳信號XCV200XCV200實驗板實驗板X0P97K0：4X1P100K0：3X2P101K0：2X3P102K0：1X4P103K0：0PP81K1：5Y0P82K1：4Y1P84K1：3Y2P85K1：2Y3P86K1：1

24、Y4P87K1：0Q1Q4、R1R4P215P223S0Q0P99B5R0P107B4利用表 2.3 中的輸入參數作為輸入數據，逐個測試輸出結果，即用 XCV200實驗板的開關 K0、K1 與 K2 控制數據輸入，同時觀察數碼顯示管和發(fā)光二極管顯示結果，得到如圖 3.1 所示的硬件測試結果。. . . . 15 / 22圖圖 3.13.1 硬件測試結果圖硬件測試結果圖 對可以看出硬件測試結果為 d7H 是 16 進制的數（d 為商，7 為余數）換成二進制分別為 1011、0111，符號位均為 0，與表 2.4 中的理論值一樣，說明電路設計完全正確。也就是說陣列除法器設計成功。. . . . 16 / 22參考文獻1 昕燕.EDA 技術實驗與課程設計M.：清華大學，20062 延濱.微型計算機系