基于FPGA的LED顯示控制系統(tǒng)的設計和實現(xiàn)(精)

1、郵局訂閱號：82-946360元/年技術創(chuàng)新PLD CPLD FPGA 應用PLC技術應用200例您的論文得到兩院院士關注基于FPGA的LED顯示控制系統(tǒng)的設計和實現(xiàn)Desig n and ImpI eme ntati on of LED Dis play Con trol System Based on FPGA（南京工業(yè)大學帥仁俊張齊SHUI Ren-jun ZHANG Qi摘要:本文描述了一個基于可編程邏輯器件的全彩LED顯示系統(tǒng)的設計的過程，這個系統(tǒng)能夠基于硬件產(chǎn)生LED更多顏色灰度。詳細分析了其工作原理，并依據(jù)其 原理,設計出了基于FPGA的控制電路。關鍵詞：LED顯示屏;可編程邏輯

2、器件；控制 系統(tǒng)中圖分類號：TN27;TN312+.8文獻標識碼:AAbstract:This article discussed the desig ning p rocess of LED dis play control system.The system for gen erat ing more shades of full-colors from the LEDs based on hard-ware is describedn this pap er,the work ing principle is an alyzed in detail and accord ing as t

3、he princip le to the con trolli ng circuit based on FP GA.Key words:LED dis play scree n;FP GA;c on trol system文章編號:1008-0570(200909-2-0133-031引言LED的發(fā)展已過了幾十年了，它現(xiàn)在的技術也相當成熟了。它有很寬的可視角 ， 并且能夠顯示圖像、數(shù)字、視頻，還能夠通過紅綠籃三種LED組合成任一顏色系統(tǒng)， 但是不推薦在小顯示屏上顯示視頻。典型應用是在商場、高速公路、大型體育場和 白天日照下的舞臺。我們都知道，由PN結(jié)構(gòu)成的LED需要用直流電源驅(qū)動發(fā)出其顏色，改

4、變通過PN結(jié)上的電流達到顯示顏色亮度的變化。每個顯示板上的LED都是被恒流源產(chǎn)生的可控電流單獨直接控制，雖然一個LED顏色灰度容易產(chǎn)生，但是大量LED組成的LED顯示屏就需要一個非常復雜的控制系統(tǒng)來控制。本文的目的是實現(xiàn)這個基于FPGA的具有高刷新率的全彩LED顯示控制系 統(tǒng)。本文介紹了 LED顯示系統(tǒng)中三基色發(fā)光管同時產(chǎn)生灰度的工作原理，也描述了基于FPGA的LED顯示系統(tǒng)模型在細節(jié)上的實現(xiàn)。2LED顯示面板的工作原理根據(jù)驅(qū)動LED的工作原理LED顯示屏有靜態(tài)、虛擬、掃描之分,那么對應的LED顯示控制系統(tǒng)也不同。本文介紹的是適合掃描屏的LED控制系統(tǒng)。目前，許多LED顯示面陣板是利用8*8的

5、LED矩陣塊拼接起來,這有益于PCB 的設計和節(jié)省空間，在本文的研究中就是使用這樣的 LED面陣板。如圖1所示,由8塊8*8的矩陣塊組成，三色LED點陣利用每行的陰極作為公共端，行的選通是通過3-8譯碼器驅(qū)動NPN三極管來控制的,并且任一時刻只有一行被Ri選通;每列有3路輸入信號Rc、Gc、Bc分別單獨控制每列的紅、綠、藍 LED，每種顏色有8個8位移位寄存器（74HC595提供恒流去控制列。為了便于讀圖,在圖中沒畫出LED和驅(qū) 動芯片間的限流電阻。圖1LED顯示面板驅(qū)動模塊圖很明顯，能得到的顏色值僅僅是紅、綠、藍三種顏色組成的，顏色灰度實際上是依靠改變顏色亮度值產(chǎn)生的，顏色亮度的控制是通過驅(qū)

6、動LED像素點在一周期內(nèi)總的導通時間來決定的。為了產(chǎn)生顏色灰度需要對LED像素值進行重新分配，這需要在控制系統(tǒng)里實現(xiàn)對同一位面的數(shù)據(jù)進行組合，然后發(fā)送到LED面陣板。3基于可編程邏輯器件的LED顯示控制器圖2LED顯示控制系統(tǒng)結(jié)構(gòu)圖LED顯示屏為了獲得更高的亮度等級，顯示控制器必須能夠在一個可接受的周期內(nèi)刷新整個LED屏，如果這個不能達到，閃變效應就會影響觀眾。微處理器和微控 制器在普通的控制方面是很強的芯片，但是它不太適合控制帶合適亮度等級和高刷 新率的LED顯示屏。所以使用基于可編程邏輯器件的控制器來帥仁俊:研究所所長副教授133-術創(chuàng)新微計算機信息（嵌入式與SOC 2009年第25卷第9

7、-2期360元/年郵局訂閱號：82-946現(xiàn)場總線技術應用200例PLD CPLD FPGA 應用實現(xiàn)是一個很好的選擇。如圖2所示的結(jié)構(gòu)丄ED顯示控制由器由LEDINTER -FACE、BUFFERUPDATA 和 VIDEORAM 模塊組成。LEDIN -TERFACE 和BUFFERUPDATA兩個模塊共用一個SRAM存儲器，它類似于一雙通道存儲器。以下幾個部分詳細說明這幾個模塊。3.1LEDINTERFACE 模塊圖3LEDINTERFACE模塊的狀態(tài)圖LEDINTERFACE模塊是負責控制圖1所示的LED點陣的顏色顯示，如圖3所 示為LEDINTERFACE模塊的狀態(tài)機的狀態(tài)圖。它能夠

8、很方便的表現(xiàn)狀態(tài)轉(zhuǎn)換和數(shù) 據(jù)流動，最重要的是一個狀態(tài)圖能夠簡單的修改成 VHDL程序。從這圖中看出丄EDINTERFACE模塊的初始化狀態(tài)是INIT_SIGNALS,它初始化所有涉及到LED顯示屏上的信號，然后準備轉(zhuǎn)換到SET_PIXEL_ADDRESS狀態(tài), 這個狀態(tài)計算輸出數(shù)據(jù)緩沖器中的地址 （VIDEORAM的地址,在READ_PIXEL狀態(tài) 讀出數(shù)據(jù)。注意,READ_PIXEL不僅是取數(shù)據(jù)而且決定當前的 LED狀態(tài)是否需要去 置位或清除有關像素數(shù)據(jù)的亮度值和當前位面。 READ PIXEL狀態(tài)利用一個PIXCOLOR表，如表1所示,這個表存儲的是像素顏色值和亮度的關聯(lián)數(shù)據(jù)。用作重新得到

9、LED狀態(tài)的參量是像素數(shù)據(jù) DataR、DataG、DataB、Plane在不增加顯示緩沖區(qū)的情況下，把一個像素的顏色值直接轉(zhuǎn)換成 LED的亮度等級，不僅是一個簡單的方法，而且相比較以前的方法能減少硬件復雜度和存儲器的使用。表1像素顏色值對應顯示狀態(tài)表F面舉一像素顏色轉(zhuǎn)換的例子，說明這個方法的工作過程。例如首先位面值是 0'個點的像素值是是（4,0,2,分別是RED,GREEN,BLUE,在READ_PIXEL期間，這 些像素值同時從 VIDEORAM 中取出存到DataInRQataInGQataInB,再通過查表1 可以得到，位面值為0'的LED狀態(tài)（RI,GI,BI即第P

10、IXCOL -ORE第一位（1,0,1;位面值是時即第二位（1,0,1;位面值 3'即第三位（1,0,0。很顯然,32個位面值都取完后， 這個像素點的RGB發(fā)光管在這個周期的導通時間分別是4/32,0/32,2/32，實際上由于LED面板是1/8掃描的,RGB發(fā)光管的導通時間分別是 4/256,0/256,2/256這個過程產(chǎn)生了 LED的不同灰度。一旦R、G、B狀態(tài)定下來，狀態(tài)機的下兩個狀態(tài) AC -TIVE_CLK 和 INACTIVE_CLK 把 RDi、GDi、BDi 里的數(shù)據(jù)移位至U LED 面板上，這些操作被重復直到當前所有 LED數(shù)據(jù)分配完，重復次數(shù)由一個計數(shù)器控制，計數(shù)

11、器的最大值是LED面板每行的LED數(shù)。當一行所有的LED數(shù)據(jù)分配完成后，狀態(tài)機進入OUT_ROW_BUS狀態(tài)，激活LED顯示面板的當前行，并更新cROW指向下一行QELAY狀態(tài)是為了能夠在退出更新狀態(tài)以前，在掃描延時的控制下使能行一段周期。多路掃描速率由SCAN_DELAY控制,在更新行期間（cROW=cROW+1,如果cROW小于8,則繼續(xù)回 到SET_PIXEL_ADDRESS狀態(tài)開始掃描下一行。另外”如果8行全部掃描完成，它 將進到AD -VANCE_PLANE狀態(tài)。從這個狀態(tài)圖可以看出，顏色位面是32個總共能夠顯示的顏色是 32*32*32=32768色。3.2BUFFERU PDAT

12、A 模塊BUFFERUPDATA模塊是作視頻源信號和 VIDEOSRAM 的接口部分。BUFFERUPDATA設計了只接收24位RGB數(shù)據(jù)格式的信號，這種格式的信號可以很容易的從標準的視頻源信號轉(zhuǎn)換過來，且這種轉(zhuǎn)換模塊需要帶數(shù)據(jù)緩沖區(qū)。除了 24位顏色數(shù)據(jù)總線,BUFFERUPDATA模塊還增加了 2個信號:RDB_FULL和RGB_RD。RGB_FULL是指示RGB視頻源緩沖區(qū)中至少有一個 像素值可以讀取,BUFFERUPDATA模塊去使能RGB_RD信號撚后通過24位數(shù)據(jù) 總線去讀取視頻源緩沖區(qū)中的值。如圖 4所示，用有限狀態(tài)機來描述這個模塊。圖4BUFFERUPDATA模塊狀態(tài)圖從圖4可

13、以看出，這個BUFFERUPDATA模塊的初始狀態(tài)是IDLE,所有有關信 號都在這個狀態(tài)被初始化，并且檢測RGB_FULL信號狀態(tài);從IDLE狀態(tài)到ACF_RD 是通過RGB-FULL信號來激勵的；在ACT RD和INACT RD狀態(tài)為了得到RGB 數(shù)據(jù)強制BUFFERUPDATA模塊產(chǎn)生RGB -RD信號。RGB-RD有效的時間是DELAY的值來控制的QELAY的值是在ACD-RD狀態(tài)重復的時鐘周期數(shù)。接收完數(shù)據(jù)后,BUFFERUPDATA模塊沒有立即把數(shù)據(jù)存到VIDEORAM中，而 是檢查MemBusy信號的狀態(tài)，為了保證VIDEORAM模塊可操作，即沒有被LEDINTERFACE模塊占用

14、;當 MemBusy信號無效時，BUFFERUPDATA模塊就把得到的RGB數(shù)據(jù)存到相應的VIDEORAM地址中，每個像素值的讀取/存儲過程的最終 狀態(tài)是回到IDLE狀態(tài)。3.3VIDEORAM模塊的結(jié)構(gòu)前面提到,VIEDORAM模塊是LEDINTERFACE模塊和BUFFERUPDATA模塊和共用模塊。實際上一個雙端口 RAM是很容易得到的，這個模塊可能使用一個靜態(tài) RAM來實現(xiàn)。在FPGA里只需綜合相對簡單的SRAM的接口模塊和另外兩個模塊，這個接 口模塊即VIDEORAM模塊，事實上這不是一個真正的雙端口模塊。如圖 5所示為VIDEORAM內(nèi)部結(jié)構(gòu)圖。很容易看出，這個模塊由以下幾個部分組

15、成：一個2選1 的8位地址選134-郵局訂閱號：82-946360元/年技術創(chuàng)新PLD CPLD FPGA 應用PLC技術應用200例您的論文得到兩院院士關注擇器、一個24位雙向三態(tài)數(shù)據(jù)總線，一個2選1的Wr信號選擇器。圖5VIDEORAM 內(nèi)部結(jié)構(gòu)圖4F PGA的功能實現(xiàn)FPGA內(nèi)部寄存器資源比較豐富，適合做同步時序電路較多的設計。FPGA是選用Xilinx公司的有5萬門的XC2S50,它有1728個邏輯單元(LC,384個可配置邏輯快(CLB,32Kbit的塊RAM,176個可用的I/O 口。以上的幾個功能模塊都是在 Xilinx的ISE平臺上實現(xiàn)的，三個模塊共消耗62%的資源。5結(jié)束語本

16、文作者的創(chuàng)新點：提出了一種基于FPGA的LED掃描屏控制系統(tǒng)的實現(xiàn)方案, 通過硬件和軟件的輔助設計，完全實現(xiàn)了對LED顯示屏的掃描控制?；?FPGA的硬件設計大大降低了電路系統(tǒng)的復雜性，提高了整個系統(tǒng)的開發(fā)效率。參考文獻1關積珍，等.2005年我國LED顯示屏產(chǎn)業(yè)發(fā)展綜述J.激光與紅外,2006,36(12:1089-1092 趙才榮，丁鐵夫，鄭喜鳳等.大屏幕LE顯示控制系統(tǒng)的設計J.液晶與顯示,2005,20(6:564-569.3沈樹群，潘曉軍丄ED大屏幕圖像掃描控制的實現(xiàn)J.北京郵電大學學報,1999,22(1:88-914張建軍，陳鐘榮.基于可編程邏輯器件的L ED顯示屏控制系統(tǒng)設計

17、J .液晶與顯示,2006,21(4:398-402.5莊車,白瑞林,劉巍.CPLD在LED網(wǎng)絡控制器中的應用J.微計算機信 息,2008,11-2:213-215.王鵬，許志祥.256灰度級L ED大屏幕視頻控制器J .顯示技術,2000,（8:46-49.7Xili nx In c.,Xili nx's XC2S50FPGA DatasheelOnlineiDOomWWW.XILINX.COM.作者簡介:帥仁?。?962-,男（漢族，江蘇南京人，南京工業(yè)大學數(shù)字城市與智能建 筑研究所所長，副教授,主要從事樓宇智能化的研究；張齊（1983-,男（漢族，安徽樅陽人， 南京工業(yè)大學在讀碩

18、士研究生，研究方向為嵌入式LED顯示技術。Biogra phy:SHUAI Ren-jun (1962-,Male(han eth nicja ngsu,Nanji ng Un iversity ofTech no logy ,ln stitute of Digital City and In tellige ntArchitecture,S uperin te nden t,Associate Pro fessor,I n -tellectualized Architecture research.（210009南京南京工業(yè)大學信息科學與工程學院帥仁俊張齊（College ofIn form

19、atio n Scie nee and Engin eeri ng,Nanji ng Uni -versity of Tech no logy,Na njing 210009,Chi naSHUAI Ren-jun ZHANG Qi通訊地址:（210009江蘇省南京市新模范馬路5號南京工業(yè)大學213號信箱張齊(收稿日期:2008.11.27修稿日期:2009.02.27（上接第130頁在目前的設計中，一個FPGA為一個DSP提供轉(zhuǎn)接橋邏輯,過于浪費FPGA的資 源。在緊接下來的設計中，我們將4片DSP組成一簇接入FPGA,從而提高單板的處 理能力，同時提高了 FPGA的利用率。本文創(chuàng)新觀點：1

20、利用FPGA為DSP實現(xiàn)RapidIO接口;2.設計并實現(xiàn)轉(zhuǎn)接邏輯， 將DSP總線轉(zhuǎn)接到Avalon總線。參考文獻1林玲蔣俊，倪明，柴小.RapidIO在多處理器互聯(lián)中的應用J.工程應用技術與實現(xiàn),2006(2:244-2462葛遠飛，鐘勝,顏露新，張?zhí)煨?ADSP-TS101外部總線接口技術J.微計算機信息,2005,9-2:106-1083 A nalog Devices.ADS P-TS101TigerSHARCR Embedded Pro -cessor,Rev.B 2004.124 Altera.Stratix II GX Device Han dbook,Rev1.42007.2作

21、者簡介：朱含(1984，男，湖北荊門人，中國科學院聲學研究所，碩士生主研方向: 信號處理和嵌入式系統(tǒng)設計；岑凡,博士生;邢韜,在職;何國建，研究員。Biogra phy:ZHU Han (1984-,Male,Hubei Jin gme n,ln stitute of Acoustics,Chi neseAcademy of Scien ces,master stude nt,Ma -jored in Signal P rocess ing and EmbeddedSystem Desig n.(100190北京中國科學院聲學研究所朱含岑凡邢韜何國建(I nstitute of Acoustic of Chi nese Academy of Scie nce,Beiji ng 100080Chi naZHUHan CEN Fan XING Tao HE Guo-jian通訊地址:(100190北京中國科學院聲學研究所DSP大樓301朱含(收稿日期:2008.11.