AllegroCB層疊設(shè)置

1、Cade nee Allegro 層疊設(shè)置孫海峰對(duì)于剛學(xué)習(xí)Cade nee Allegro ,或者剛從其他EDA軟件（如1 Protel）轉(zhuǎn)為Allegro使用上的朋友，其顏色設(shè)置、層疊意義往往使人望而卻步。如此多的額疊層，更細(xì)致的、更可靠的層疊設(shè)置，如何更好的理解和把握，哪些層疊對(duì)于我們?cè)O(shè)計(jì)是常用或必需的呢，我將在以下做詳細(xì)的介紹。打開(kāi)Cade nee Allegro ,進(jìn)入Cade nee PCB設(shè)計(jì)環(huán)境，點(diǎn)擊工具欄的 按鈕,或執(zhí)行菜單Display/Color/Visibility命令，打開(kāi)層疊顏色設(shè)置的界面，以此為基礎(chǔ),Ctilftr IH 曲 I 啊我來(lái)介紹詳細(xì)的層疊意義。三f 口宅

2、八-OfW=51 DEdbb Cu勺m Ij B T*vnr t _Cl piEjJar, -Ss St iftclr5p, u r J北MTOP： UXn L If 7-n-r p.-bjiffi Lai-wsNiPINGinhai Vkjfcbifc 心：；sd :軌工乙3-dQjj LQlOfUCkLdF in!n ir廠二 i一 1一1r1A: : Pin vsi I lun SrcFtfr440. .A帶 GHSei “ LTTFBHJT ； ol口uflH門-UU口口口 口-HT3B3-F*E-friDSi7 TjriBni sHiiiuf actstKf WViiig f Mn-

3、iLtAliLITTL35fcp dHF4snnnStIrCteJ匚nnwn rmr rar nnr n n1n.-i-r nflorr宀口r1II1in 1 r 1V3Rs nzil- ,K1 eJiiIZEK/Tlril4W.在彈出的顏色設(shè)置對(duì)話框中可以看到,Cade nee Allegro設(shè)計(jì)環(huán)境將顏色設(shè)置分為不同類型層疊，根據(jù)個(gè)人習(xí)慣分別進(jìn)行設(shè)置，要設(shè)置好，先必須了解各個(gè)層疊的具體意義。1 PCB基本疊層Stack-up設(shè)置a) Subclass子層疊，表不PCB中具體層疊，包括：Top層、Bottom層、內(nèi)層(POW/GND ) X 阻焊層(Soldermask_Top/Solder

4、mask_Bottom )、加焊層(Pastemak_Top/Pastemask_Bottom ),其他 Subclass 子層疊目前設(shè)計(jì)中 不需要用到，包括底片應(yīng)用層(Filmmasktop/Filmmaskbottom )等，這些不常用的層疊不用花時(shí)間去了解的，與目前無(wú)關(guān) My Favori tes rh Di 理1豈$ 3 SticIrUp-* CI ConductorFn rimPI Fcn-ConduSi pullSndBoard. G&cwnctryP ackige Geoin. _ Embeddedftot-aaComp onentEM anuf acturing Drawing

5、 FQnnatSiildE rassk_Top SoPtrsaxk_&Dtto= PafitKiGk_Tt Psst *a;ic_5c-tt:?.F iPasktcp乙莊zcFcCka_Dctt jnDnii tr_V*rT_Hitlib)子層疊相應(yīng)的對(duì)象Objects，與上述的Subclass起使用，用以顯示不 同子層疊上相應(yīng)對(duì)象，包括子層疊上對(duì)應(yīng)的Pin引腳、Via過(guò)孔、Etch走線、DRC規(guī)則錯(cuò)誤、Plan覆銅平面、Anti Etch隔離走線(用于銅皮分割)，這樣既可酉己合子層疊，設(shè)置對(duì)應(yīng)層不同對(duì)象的顏色。此外,Boundary 輪廓、Cativy 埋入式器件腔體等對(duì)象暫時(shí)不用去考慮，與

6、現(xiàn)在大部分 PCB設(shè)計(jì)暫時(shí)沒(méi)有關(guān)系。SutcLassesA：；Pin I ViaDreAnt: St Bound. Cavity 仝Top2、PCB區(qū)域疊層Areas設(shè)置高速PCB設(shè)計(jì)經(jīng)常會(huì)用到區(qū)域的概念，包括：Constraint Region高速區(qū)域約束的特殊規(guī)則區(qū)域、Route Keep Out禁止布線區(qū)域、Via Keep Out禁止放置 過(guò)孔區(qū) 域、Package Keep Out禁止布局區(qū)域、Package Keep In允許布局區(qū)域、Route Keep In允許布線區(qū)域，這里的區(qū)域都需要熟悉，我們?cè)谧鰡J速協(xié)同的PCB設(shè)計(jì)時(shí)，這些區(qū)域疊層都必須用到的。Al：Cns?.n f.te

7、 ECSO Fkg KOFkg E： PCB總體結(jié)構(gòu)層疊Board Geometry在Allegro PCB設(shè)計(jì)中，其總體的結(jié)構(gòu)層疊就在Board Geometry的層疊設(shè) 置中，其中很多層疊對(duì)于我們PCB設(shè)計(jì)而言，是不用考慮的。下面介紹下PCB工程師主要關(guān)注的層疊，包括PCB板框?qū)覱utlinev PCB的絲印(Silkscreen_Top/Silkscreen_Bottom )、PCB 板材阻焊層(Soldermask_Top/Soldermask_Bottom ),在 Board Geometry 中我們只要掌握這幾個(gè)Subclass子層疊即可，其他層疊電子工程師可以不用考慮。11 My

8、 FavoriLesI = Display St ack-Kpj C onduc tor 口 Pl Ml口 Nem.”CQiiig.kr歟陌Euizc _ azzesAllFD stallA * innblrN-ot t K&Dlh fLOC310 G : d CBoard G*oin 電七丁 卩 F6-Q tl R,n-oz3ackage GeomEmbeddedL GeomCDiasniionNcrout*_Fath-omp oneiktsM anufacturincDrawing F Analys i sOutlinePl&c* Grid &ottoaPHcjGarid.mPlatirL

9、S_EarSilkscirEcn &c-ttcziSilkscrftnsT pSolde?rsask_&Gttc=iSc-1 dcrHEk T c-l4、圭寸裝層疊設(shè)置Package GeometrySt； t c li人Are aDct t o-HSwi t c h_Az *i_7op口口一口 0一口一口 0 口 在Package Geometry層疊中的子層疊均為圭寸裝的層疊，包括圭寸裝的裝配層(Assembly Bottom/Assembly_Top )、圭寸裝引腳號(hào)(Pin_Number)、圭寸裝夕卜6、器件信息層疊設(shè)置Component對(duì)于PCB上器件而言，封裝信息仍不能完全反應(yīng)器件

10、信息，PackageGeometry圭寸裝層疊中只有圭寸裝本身的層疊，還不包括器件信息。在Component該層疊中，我們即可設(shè)置器件的其他信息，其縱向Subclass中一般只考慮器件 裝配層信息（Assembly_Top/Assembly_Bottom、以及絲印層信息（Silkscreen_Top/Silkscreen_Bottom ）;橫向表示器件信息層疊，包括器件值Component Valuev器件類型Device Type器件位號(hào)Ref Des、器件誤差Tolerance等器件信息。我們掌握這些器件信息層疊即可根據(jù)需要快捷的進(jìn)行器件信息層疊設(shè)置了Tel. VsexPar2z： *-a

11、l D*%PType KefD 叼口口口叼口口口 P1 Di splayAH-自 Stick-UPAez szit ly_Ec 1 c-z)+ d ConductorAs scst: y_5lE匚+) KI NoECondlD+ tlAn tsb ly_ S i era 1_3AreasAn zob ly_ So! jEAssentCjl d Ge owe try 口 Fackape GiBO*,0 Einibedded 色on.肝Ji s pl ay_S i gn&LZ口 Coflip OMTLtS ；Die pl a：ig:n il_3_ D4.-ICj| M&rLUficturiniDi

12、s&la-_7&pPI Dr twinfE) Form itSilkEcrccn 人 EEltcMi5ilkscT& 人 ncp口 My Fivori LesSbclaSiSeo7、PCB相關(guān)生產(chǎn)層疊設(shè)置Manufacturing在PCB設(shè)計(jì)完成后，需要輸出鉆孔、底片等生產(chǎn)加工數(shù)據(jù)，以便完成PCB的后期實(shí)現(xiàn)。對(duì)于PCB工程師，就需要了解基本生產(chǎn)加工信息，以便正確的輸出板廠所需的PCB相關(guān)設(shè)計(jì)數(shù)據(jù)。Subclass 包括:在Manufacturing層疊中，包括了 PCB生產(chǎn)數(shù)據(jù)的相關(guān)層疊，工程師只要掌握其中的相關(guān)定義，就可以正確的輸出板廠所需數(shù)據(jù)。其中 鉆孔符號(hào)(NCdrilLFigure )

13、、鉆孔表(NCdriILLegend )、鉆孔數(shù)據(jù)(NCIegend-1-6)等這些重點(diǎn)需要了解的（板廠必需數(shù)據(jù)）；若有需要，再考慮絲印自動(dòng)調(diào)整層(Autosilk_Top/Autosilk_Bottomx、底片總外殼尺寸(Photoplot_Outline )、PCB測(cè)試點(diǎn)層疊（Probe_Top/Probe_Bottom、禁止測(cè)試點(diǎn)層疊（No_Probe_Top/No_Prabe_Bottom、等等。根據(jù)不同生產(chǎn)需要，產(chǎn)品不同的 階段，工程師可以對(duì)生產(chǎn)數(shù)據(jù)的輸出進(jìn)行合理控制。fly ror 11 csDispltyE+ Cl ConducKr 匕J14IL+ Lj| Foh-Conidu,

14、IT III Al1*3鵡之占ir% 電iry匕G電 EL* 匕fiMni.匕 CoftporeaXE 匚A：Aut csilkTcpScdril T.Fleurir Scki；L_Lgnd XtLigTna-ieX: Clscff A：SoVo Prebc Bottoo?T：te TopPhe t “二。: reProlcEcxt8、PCB版圖格式層疊Drawing Format根據(jù)不同行業(yè)、不同企業(yè)的不同需要，PCB設(shè)計(jì)會(huì)呈現(xiàn)不同的格式，不同特征，那些特征符號(hào)即可在Drawing Format層疊中選擇。因此，版圖格式，用以幫助工程師為PCB設(shè)計(jì)做出特定的標(biāo)注，主要注意的子層疊Subcla

15、ss包括:PCB設(shè)計(jì)原點(diǎn)層(Drawing_Origin )以及版圖Title信息層(Title Block/Title Data)等層疊。此外，該Drawing Format層疊在PCB設(shè)計(jì)與數(shù)據(jù)輸出過(guò)程中，很少被使用，只要稍微了解意義即可，不需要深究的三兩二73孑 lUonductor en WoxConduAITtT=Ti ng_iiinOutline:i;le El&ck Ti:leBoard Geometry P ackage Gc om. Embedded Georn. CornpoiLents MannPc tur ing： Drawing FormatDatiAn alysis

16、r=i9、PCB信號(hào)完整性分析相關(guān)層疊設(shè)置在Aanlysis信號(hào)完整性仿真信息層疊中，記錄的是Allegro PCB SI仿真相關(guān)輸出層疊，當(dāng)我們進(jìn)行SI仿真時(shí)候，會(huì)產(chǎn)生一些相關(guān)數(shù)據(jù)信息在某些特定的SI仿真子層疊，我們就可以打開(kāi)這邊的顏色設(shè)置來(lái)觀察。My V aoritesDi splay StacIrVp !ConductorSctclziiesAl-Low二ocontour:口白口口口匚 I FlanOl Ndn*Cotidu.Ar eisBord CjoiietTy Fa.ckac G* orEmbedded GeonCoin po-IteiitsManufacturing Dr awi

17、 n 耳 F oxni at 血ZyiiwyediunX Zsocontourlied二Isocontour乂ediufl3_：5acontouTKih_locontourFcfc.Tsrcsraturs 5 T- :6 心SelectedStipple Patterns從上面的層疊介紹，了解到Cade nee Allegro PCB設(shè)計(jì)相關(guān)的所有層疊設(shè) 置意義，這樣我們就可以輕松根據(jù)企業(yè)的模板或自己的喜好為不同層疊設(shè)置不同顏色,并可以配以不同的stipple patterns,以清楚分明的將PCB不同的層疊、不同的信息同時(shí)顯示在PCB設(shè)計(jì)環(huán)境中，這樣可以大大提高我們的設(shè)計(jì)效率。當(dāng)然，如果我們

18、在PCB設(shè)計(jì)過(guò)程中，遇到一些情況，譬如：Allegro設(shè)計(jì)環(huán)境中的層疊設(shè)置無(wú)法正確標(biāo)示所需的特殊層疊，或者企業(yè)有某些特殊規(guī)定、特殊使用的層疊，諸如此類情況出現(xiàn)時(shí)，Allegro自帶的疊層已經(jīng)不再適用PCB設(shè)計(jì)，我們也可以在PCB中進(jìn)行層疊的自定義，以達(dá)到設(shè)計(jì)要求。5泌卯1c電上=Flo FL anD 亀寫 i 底 n Parainoters, bApplic lU on NodeiGrids Chon 耳 R Drawing On 八 iiLCross &ction Unused Fads Suppress i on. aEnbelided! Lay Setup bSnbWLEEAE宀tls.時(shí) E Vi a. Dafiri ti ons-/C EJ片 DUCME 血 W”O(jiān) qanPOHEur VMIJE ETCH WVJUFACURMi aiTS 性 PAOE GE aPEIFTrHER 廣&s 口 TOLEAANCI 口 UZLr p 站訂 FU 砒 EHFDHMAI/- *oftianA S IBTF 出 r 崔 rrcldBdmrfcngjkw