8英寸晶圓0.18微米邏輯制程工藝

1、8英寸晶圓0.18微米邏輯制程工藝晶圓(Wafer)的生產主要分為前中后段，前段主要是針對器件的生產工藝. 包括擴散、離子注入、微影、蝕刻.快速熱處理、化學氣相沉積等工藝，通常所 說的。,18微米是對于柵極的尺寸而言的，而器件主要是出場效應管(MOS)，二 極管,三極管.電阻和電容等構成中段是從作為歐姆摟觸的硅化金屬(Salicide)沉租到內層電介隨ILD(L】tM Layer Dick diic)沉枳的完成.這段主要目的是形成電阻值較低的Saliciilc, 目的是 使后面的在線裝前面的器件的連接形成較低的表面接觸電阻;ILD個主夏作用 是燈前面器件的保護，使后面的布線工藝和外界不會對器件

2、的工作性能形成干 擾，另一個作用就是運用其良好的消充性能有效地填補了柵極或電容在物理上與 村底之間的高度容，便后面的化學機械就磨CMP (Chemical Mechanical Polish 工藝得以更好的發(fā)揮.對F后段工藝的界定上要是從ILD之后的接觸孔(Con麗t)到最后的保護會 它起到了從捌件的生產到打線(Bonding)之間的橋梁的作用，隨著工藝的先進 程度和電路的復雜程度小同,金屬布線的層數也會越來越多，0.18微米邏箱產品 若采用66層的金屬布2.1 雙阱CMOS器件形成工藝流程苜先大概介紹辭片的準備，邏輯產品一般采用軒摻雜p型硅片晶向為 1001在進入真正相關的曙件形成匚藝之前,

3、還有一道我們稱之為零層的工藝 由F集成電路是由很多層電路老趙組成的，需要用到二卜幾層掩模版，因此必須 保證每一層掩模版的光刻在機件里有可以作為對齊的基淮J零層工藝會產生兩個 對準結構，其在晶圓上的位置及結構組圖2-1所示u晶圓前期準備工作完成后， 開始進入其正的揩件形成工藝一雷卡6sHMElm FrtiiL Mrl桔 i明事S 1-1 MH零層標志位置及造構示意圖2L1場區(qū)隔離及平坦化0.18微米邏輯產品采用的場區(qū)隔離為淺槽隔離STI Shallow TnncliIsolation)；苜先熱?；?，形成緩沖層.從而減少下一步淀積氮化硅在硅表面造 成的用力，隨后化學氣相流枳氮化壯，作為淺溝隔離的平

4、坦化厚止層,在進行第 一次光刻前，還要淀枳一層氮氧化比，其主要作用是降低氮化畦的反射率，在光 刻時有效控制關鍵尺寸.接下來以有源區(qū)AA (ActiveA的掩模版.通過光 刻把有源區(qū)的圖案.林移到枯阿匕接著以干式蝕刻把無光刻膠保護的軌家化硅. 篦化硅及熱氧化形成的輯沖層從拈片表面除去，形成隔離用的溝槽由，如圖2-2 所示.圖2-2 STJ附崗小點圖在挖開隔離的溝槽之后，算是第一個階段的作完成 接卜來送行淺溝槽隔 離的第二個階段,也是重頭戲,即二氧化硅的溝填。在溝填之前,通常先把晶片 送入熱爐管內，以高溫氧化的方式在溝栗的表面上生長成 層二氧化硅，并稱之 為襯底氧化層(Liner Oxide),如

5、圖2 J所示這一東工藝的目的主要行兩個； 一是修補因為干式飩刻所造成的溝槽表面的損傷；二是借助硅的熱氧化把溝槽上 端的角落予以國化.我們稱之為角緣圓化(CcrnRoimding) .W2-3牛K襯底雷化層后ST1隔離示意圖完成溝槽村底氧化層的應氏之后,接下來進行徹槽的埴無。這個我驟都是使 用化學氣相淀枳CVD (Chemioil Vapor Depositinii)來完成.對F 0 18用米邏輯 產品,我門采用渴埴能力良好的奇密度等:離子體HDP (High Density Pl asma 方法.通過沉積/蝕發(fā)明fi枳的原理完成溝槽的填充風接著遴行一次高溫回火的 處理,把CVD沉積的SiO?(

6、二氧化碎)的密度以及像沉積膜的質晨提升，以易 后續(xù)工藝的進行。溝梢填充完畢后，后同的有源區(qū)之上會上有不同面積的Si6,而面枳越大 越不容易被后姨的平坦化工藝研磨掉.對于上述問題，主要增加一層掩模版工藝 流程,栗用蝕刻泣來解決.其主旨是,在有源區(qū)面積較大的地方,光刻工藝后會 被曝光顯影而露出來，然后以饃刻方式把大塊的圖6去除掉，示意圖如“.而 后進行平坦化.平坦化制程會把氯化硅之上的Sig徹底的清除干凈，否則會給 接下來的篦化碎的濕式清除帶來很大麻般,但是也不能為把闔0父療除干凈而 執(zhí)仃太久的過度研磨，使貳化硅的厚度太低.此外，STICMP常見的一些缺陷問 題.如造成氮化硅層的微細刮傷，及研磨液

7、殘招等風 也要小心的應付,留?尺新地撞模層蝕剌后市花圈最后，采用濕式刻蝕，在不會時硅材質表面造成損傷的方式下，把構成硬式 罩幕層結構的氨化硅與熱氧化生成的緩沖層Si6予以清除閱囿，從而完成如圖 2-5示的整個$11的制程.圖2-S STI隔離完成后示意國2.1.2 阱（Well）的定義018微米邏輯產品，上要存在四種器件,分別是核心N里器件（Core NMOS h 核心P型器件（CMePMOE）、輸入輸出N型添件rI/O NMOS ）以及輸入輸出 P型器件* I/QPMOS）結構圖24可以形軼地表示出來:時于特征尺寸為0.18 俄米的邏輯產品，N型核心器件和輸入輸出給件我用一個P型阱就可以達到

8、器件 所需，同樣，P型核心器件和輸入輸出器件也是共用個N型阱。蓍，3圖6 0 囁米邏轉產品四神腮型器件結構圖首先,生長屏蔽新化縣,自稱為犧牲氧化層，因為這用物質在完成阱的離子 注入后最終會被去除掉一具主要作用力兩個.一是避免光刻股與行源區(qū)的社表面 直接接觸產生污染：二是作為阱的離子注入時的一種緩沖層，來抑制富于注入所 特有的通道效應凡 使注入輪廓得到很好的控制。接下來進行第三次次光刻，對N型器件所需的P型阱進行離子注入，分三 少來來完成。掠一步為阱離子注入.這步注入的位置最深，用以調行阱的濃度防止閂鎖粒成(Lfltclwip)叫 第二步為索道離子注入,其位置較注些，主盥屆為了加大源漏區(qū)域之下部

9、位的冰濃度，使器件工徨時該位置的耗用層更察,防 止器件的源漏因為耗盡區(qū)相接而發(fā)生的穿通現象.第二:步為閾值調整注入.離于 注入深度最淺.靠近需件衣面.調節(jié)器件的開啟電三步離了注入完成后去除 光刻膠，完成P型阱的制備.同樣流程進仃第四次光刻米制備P型器件所需的N型阱，所不同的只是注 入離子的類型，所以這里不再做電豆描述。示意圖如圖2-7圖a與圖b所示。離子注入技術的最大優(yōu)點是可以精確地控制摻雜雜質的濃度和深度。但是 在離f注入的過程中，村底的品體結構受到強偽*小川避免的，這種損傷會對材 料的電學性質產生重要的影響。例如，由于散射中心的增加,便載流子遷移率下 降：缺陷中心的增加，會使非平衡少數載流

10、子的殍命減少. p4l結的漏電流也會 因此而增加,另外，離子注入射入的雜質原子大多數都存在于晶格間隙位置,起 不到施主或受主的作用.所以在阱的離子注入制程完成后，會再做一步熱退火處 理，消除品珞損傷，并使注入的的雜施轉入替位位段以比現電激活口最后采用濕代刻蝕方式去除犧牲氧化層，完成整個阱的制備工作.2.1.3 柵極形成上一小節(jié)提到,邏輯產品有用到核心器件和輸入輸出聘件.核心器件供底電 1k：為L8伏，輸入輸出鐳件供應電壓為33伏。所以需要制備兩種不同厚度柵氧 化層來滿足不同的取值電年所霰。首先進行預氧化清洗.硅清洗的工藝基本準則是消除表面有機物,過渡金屬 和堿性離子以及顆粒。如果在氧化前不將晶

11、片的玷污除盡，必將影響柵氧化層的 偵量，從何會U接改變產品的器件特性,清洗工藝由兩步組成.第步為了除去 M表面的行機物玷污，第二步為了通過形成金屬絡合的除去金屬培污一為了除去 在第一步清洗中生成的二氧化硅，常常坤輸 個中間步，用稀釋的HF1策毓） 酸漂洗.晶片清洗完后，即進行第一層楣氧化層的制備.0.1S微米邏輯制程里已經使 用較薄的冊氧化層,所以通常采用低溫（8000 亞氮氧化的方法，生長的氧化 層質曷較好 第一層棚氧化層生長完成后.接著進行第五次光刻，用湖式刻蝕的 方式把核心器件區(qū)域的棚耳化層去除，輸入輸出器件區(qū)域的樁家化層保留,然后 再進行晶片的清洗，制備第一層較薄的棚氧化層.這樣，兩次

12、熱氧化的制備完成 輸入輸出器件的柵軌化層.用.次熱氧化的制備完成核心器件的熱同化層，結果 小意如圖2s不 需要注意的是，輸入輸出器件的柵質化層的厚度，井小是兩次 熱曩化生成的氧化層厚度的總和。這是因為,徘的熱氧優(yōu)是珪與氧或水汽等氧化 劑,在高溫條件下經過化學反應生成柵氧化層，當硅表面上生成一定厚度的二氧 化硅層，氧化劑必緬以擴散方式運動到硅-二氧化硅界面，再與硅反應生成二氧 化硅切口叫因此，隨著二氧化硅厚度的增加，生長速率將逐漸下降,所以，輸入 輸出器件的抑氧化層厚度比兩次熱氧化生成的厚度總和要薄一些FYE加 IT 巾；Jiii.rTnrtF、1圖38兩次熱氧比形成棚彷化盡后的小近囪接下來.在

13、整個晶片上生成一層名品徒.利用第六次光刻.盤成器件棚板及 多晶硅作為相關也阻所需的圖案，然后用干式蝕刻的方式把不需要的多晶硅去 除，這一步的關鍵是控制好關鍵尺寸.閨為它會直接影響特征罌件的溝道長度.在蝕刻去膠完成后，會對多晶砧柵進行再氧化(Ro-Oxi&tiou)，以修補多晶硅 地刻時柵氧化層造成的損傷.柵極制備完成后的結構如圖工囚所示.2.L4 輕摻雜漏極 LDD (Lighllj Doped Drain)艙宿集成電路將征尺寸不斷縮小，器件的溝道氏度縮短之后，熱敦流效應 會對蹲件特性產生很大的影響口為降低熱載流子效應，Q18微米邏輯制程采用輕 摻雜藝.以加強型NMOS為例，即在原來的MO亂的

14、源極和海極摳近通道的地 方，再增加一組摻雜程度較原來口型源極與漏極為低的n型！/.如圖210所示 我們稱這種設計為44輕摻雜漏極(LigMyDopDaiii) *簡稱為LDD圖2-1。用LDD設計的NMCI電晶體外觀很明顯的，仃LDD設”的NMOS的通道電場分布，將往漏極移動，且電場 的大小也會變低口明 因此，*熱載流子效應謝影響力便可以減輕口此外，熱就 流廣效應用對MCS還有另一個影響，因熱電撞擊所產生的電子，除大多數被溷 極所吸收以為,也有一部分電子蹌越H氮化層界面而往那極移支，這些電子大多I 棚氧化層內，使靈化層內的電荷改變，從而導致閱值電3 Vt產 生.變化LDD的謾計,也會減少這美問

15、題的發(fā)生,但是，LDD的使用也有一些缺點。首先，它將使得MOS的制作變得復雜: 其次，因為LDD的摻雜程度較低，電阻也就比發(fā)高，使得漏極到源極的用以電 阻增加，這將導致元件的操作速度肆低，且電力的消耗上升：不M,因為LDD 的諸多優(yōu)點，它己經被廣泛應用，短通道的CMOS的元件設計當中.0.18微米邏輯產品會有四道光刻流程，在所需位置完成四種不同器件的輕摻 泉工藝。2.1,5 側墻（SPACERSictewalD 形成LDD流程之后是便|墻SPACER的形成,Q1S微米邏輯產品的側墻采用ONO 結構，即Orick-Niti加Qxidc.先用熱輒化法生長一層150埃左右的氧化物Lining TEO

16、S （TcUactliyl Oithosilicate）作為惻墻蝕刻氮化硅（Nitri加）的停止層，也作 為氮化硅的緩沖層，減少氮化硅對硅的應力。然后再生長一層氮化硅，這是主要 的，但不能太厚，太用會對下層Lini隼TEOS造成損傷.導致其支撐不住.但是 側墻乂要求有一定的厚度，所以在氤化硅的上面還要再生長一層硅軻化物TEOS. 這樣就形成了 0N0培構-.I： i X? I.nmisTEOS 上停TEOS,但是并沒有完全去掉，最后還會留有很薄一層作為后續(xù)源漏重摻雜的掩 蔽層。惻墻形成后的器件示意圖如圖2-11所示，圖11 墻SPACER地則后的器件示意圖2.16源漏形成接下來進行第十一次光刻

17、，即N-注入區(qū)光刻，并對NMOS進行源漏重攙生 注入，同時形成N+彩晶硅棚和PMOS的用體區(qū)引出：然后是用注入區(qū)光刻. 并對PMOS進仃源漏電物朵注入.同時形成NMUS管的體區(qū)引出源潮形成 后器件剖面示意如圖2-12所示.eg22源漏滋成后狀伴剖面水.盤圖以上就完成了上臟針對器件的前段生產工藝,接卜來的第二行內容會對中段 的歐姆接觸以及作為器件保護的ILD層工藝流程做介絹.Z2歐姆接觸以及ILD工藝流程2.2.1歐姆接觸形成隹集成電路芝中，格成良好的歐姆接觸，以減少串聯電阻也是關鍵的一環(huán), H前城常采用硅化物形成良好的接觸,睢化物(Salitide)城常是指硅與難熔金 屬形成的化合物:這種材料

18、能夠有效地降低接觸區(qū)的接觸電阻和摻雜多晶硅的串 聯電阻.用于硅化物的常見金屬fh Ti, Co, M, W等叼，而。.18微米邏輯產 品選用金屬Co (鉆i與珪反應生產相應的硅化物。笈工來做歐姆接觸.苜先淀積一層富含硅的二?；鑃RO (Silicon Ri h Oxide).然后進行第十 三次掩模和光刻作用，把需要做低阻歐姆接觸的源漏區(qū)以及引出區(qū)顯現出來，這 樣就保證了在不需要硅化物的地方防止生成璉化物做電阻.另外，SRO比較致 密.n以防：卜源漏報成時注入的雜竭從表由1折出、為保證界面干凈和平整.預清洗后盡快淀積一層C。薄膜,然比進行第一次 高翻熱退火，會屬Co與硅或多晶硅接觸的地方發(fā)生反

19、附生成金屬桂化物(CoSiJ 而在金博4 H蛙的接觸區(qū)域則不會發(fā)t反忌 期；上除未反卮的方氽金屬，子是 多晶仁棚，源漏1M等露出硅層的區(qū)域完全俄硅化物所曾蠱，而其他沒宥露出硅層 的區(qū)域則不存在硅化物。然后進行第二次高溫退火以進步降低硅化物的薄層電 陽.歐姆接觸形成后的器件冽面示意如圖243所示.CO SBlCd02.2.2 ILD工藝流程ILD的結構為期乳化M SION/硼磷BP-TEOS/等嘀了怵強PEEiilianced) TEOS首先在晶圓表面淀積一層氮氧化硅，其作川一是保護下面的器件，防止后續(xù) 他磷睢破瑁BPSG BoronPhohoms Silicon Glass)中的硼析田滲透到下

20、面而影 響器件的特性，二是作為接觸孔獨刻的停止層.在ILD中不用HDPTEOS是因為I1D自器件的去而太近容易產生損傷，斫 以用BPSG來埴汴棚極或電容在物理卜與襯底之間的高度差，而BFSG的研磨速 率較慢，因此乂淀積一層PETEOS，以減小由于BPSG慢度過小布后一步干坦化 時造成的劃傷.下圖2-14洽出了 ILDCMP之后的截面不意圖：圖114 ILD E M P之后的他所不1意圖2.3后段多層金屬互連工藝流程隨著集成度的獷大.互連線所占面積已經成為決定芯片面積的主要因素.互 連線導致的涎遲已經可以與篙件門延遲相比較gJ多層金屬互連技術對超大規(guī)模 集成電路的苣義&百先.使川參層金屬互連技術

21、可以使VLSI的集成密度大大增加，從而可使 集成度進一步提高二互連線的數廿是隨器件的數目增加而增加的，而單位面積上 可以實現的連線數是有限的.使用弟層互連，可以使單位芯片面積上可用的五連 線面積成倍增加，從而可以允許有更多的互連線口其次，使用多層金屬互連可以 降低互連線導致的延退時間.此外，由卜多層互連技術的使用，可以在更小的芯 片面積上丈現相同功能，這樣在單個硅片上可制作出更多芯片，從而可以降低單 個芯片的成本.當然互連線每增加一層.需要增加兩塊掩模版，而且還可能導致 總產品率的下降，互連線層數也不是越多越好.23.1接觸孔（Contact）的形成連接下層器件9第一層金屬導線的孔稱之為接觸孔

22、（ Contacts .首先在前段ILD層表而沉積 層氮氧化硅件為防反射層,它可有效地減弱 反射對分辨率的影響，使后面的接觸孔顯影得以正常進行.在后續(xù)金屬連戰(zhàn)層以 及中介孔施模光刻工藝前都會沉積一層氮氧化硅作為防反射層接下來進行第十 四次光刻流程，把接觸孔掩模版上的圖形轉移到晶圓之上，運用干法蝕刻的方法 使接觸孔孔成型匚應當注意的是為了保證各處蝕刻沒有氧化膜殘留在作為歐如接 觸的硬化物_L，防止斷蹄的情況發(fā)生，工藝會在他刻到硅化物后再加上定的過 獨刻，這樣之前形成的硅化物就會有定量的厚度損失，這個量應當掌握好.因 為砧化物的厚度宜接影響到了以后PCM測試的衣面接觸電阻的人小二在光刻膠去除后是接

23、觸孔粘合層沉枳，在接觸孔內沉積Ti8k）和TiN （氨化 鈦）作為粘合層.Ti的粘連性好，但Ti與WFE （加化鴻）反應會發(fā)生爆炸，所 以會加上-ETiNc TiN作為限擋層，能有N防止各層間的化學相互作用以及原 子擴散口然后進行接觸孔鋁塞沉根，在接觸孔孔內沉積金屬鋁，作為插塞（plugi 連接卜層器件和金屬層。最后進行接觸孔鋁塞的化學機械研磨，目的是將接觸孔之外的鋁研磨掉.圖 2-15為工藝完成后的剖面結構圖。這層的重點是確保二氧化硅表面不會有任何未 被磨除的鴉金屬殘留，只留下接觸孔中的部分川作金聞導線的連接.防止產生短 路現象?？紤]到晶圓表面研磨的均勻性差別,所以要磨到使二氧化硅表面略低于

24、鋁插塞，從而可確保表面各個位置沒T：鴇金屬殘留.如下圖316以0一2蔻米制 程為例，可以看到通常二氧化硅表面會被磨到低于鉛插塞10040。埃。1 2-15接觸扎CMF之后的剖面結構圖圖21 （5鐺研厝后的TEM照片忤2,3.2第一層金屬連線以及內層金屬電介質隔離形成由于本身電阻率低為在3a om左右），且刈：氧化硅層的附看R好，）- 旦容易以BCh （氯化硼），Ck （氯氣）的干法訕刻加以加工成形，金屬鋁已為半 導體普遍用來作為元件的主要導電材料，以降低RC時間延遲.并提升元件的開 友頻率小工藝上運用物理氣相沉積戢鍍PYD （Pliysical Vapm DepositiMi） Sputter

25、ing法完成金屬層采用了三明治結構.即結構為TiBN/AlQwTi/nN,即鈦/氟化鈦/鋁銅 /鈦/頰化鈦，如下面示意圖2-17所示，第一層置作為粘結層是金屬鋁例（A1CU：I 更容易沉積，TiN作為夾層防止上下層的材料交互獷散，第 =11根據實除工藝 需要決定其存在與否，最上面的TiN作用除了防止胃互擴散外，還可作為后面中 介孔蝕刻的停止層。m2-i7金屬層的三明治結構小意圖以多元形式存在的鋁.吊線存在電遷移現象.為鋁厚丁沿看刊的晶粒邊界移動 所致，它會使某些鋁線版成空洞甚至斷開導致斷路口皿而在鋁層的另些區(qū)域生 氏品須，導致電極短路，極大地影響電性和可靠性-如圖18所示.12-13制2線L江

26、科現象為更好的解決這個問題.通常在金屬靶材里面加入少量的銅（含量約在 0.5d%之間）口勻來抵制它的發(fā)生。加入銅后，將使部分鋁的M粒邊界為鋁銅合金 所塞入，以至于使鋁產生電1移所需能量上升，來抑制其發(fā)生.金屬縣淀枳X成，通二第一層金屬他模版的掩模和九刻作用正晶圓上再成所 需金屬連線圖案，運用干法蝕刻使鋁身線成形.反應機理上主要包括化學和物理 蝕刻兩個方面。氯氣為其主要反應氣體.物理上主要是靠Ar （fc）的表上來區(qū) 現“處外還需焚在反應時通入CIIF3（二鬣甲烷）口叫 它的f七用是減小刻蝕率來 對鋁筏側壁形成保護，使其免于遭受橫向的側面蝕刻，使蝕刻之后的關犍尺寸等 同于光刻狡尺、h這三方面會同

27、時進行要做到它修之間的相互平賁才能得到最 終合格的金屬導線.對于金屬導線的標準大體上包括以下幾個方面：1.足夠的光 刻脫殘留.目的是為了防止對余屬線頂部的損傷.2.足夠的氧化物損耗（Oxide 】sQ目的是為了防止晶附表面蝕刻不均勻而帶來的局部氧化物表面金屬殘留, 排除地路現象的發(fā)生，3一良好的金屬輪廓外彬 圖2-19為金屬線蝕刻后的切片和 外形圖口.余,導線與舊用現歸:-SEMLM- |jS2-B金屬線但刻后的切片和外彩圖運用濕式去光刻膠法，去除光刻膠和聚合物Polymer金屬蝕刻時的副產物. 飩刻時起到對金屬道線惻雅保護的作用）.武卜興是內匚金屬電介房1MD （, kit er Metal

28、 Di dec tri。）建成首先沉積一層臺RO在金屬導線之上包含健壁）,防止作為IMD的版化硅 戢璃FSG iMuoriiie Silicon CHass）宜接與肋面的金雞導線接觸而導致翹曲fxliag）的產生.由于氧化硅玻璃中的氟與金屬層中的Ti反應，生成Ti?。ǚ?化軟），該物質狎發(fā)性好，體機眼眠，會導致金屬層LFSG膜粘合不牢，引起金 屬層局FSG之問的翹曲，這會造成器件的可書件不良.在FG饃叼金屬之間加 一層SRO材質的氧化膜便可解決這個問題.接著利用具有很好的階梯覆蓋能力的HDPFSG沉枳做同層金屬連線之間的 隔離.然后淀積FSG火充當金屬絕緣HIMD,它的引入帶來了更低的介電常數

29、. 降低了金屬5金屬間的電容，減少了 RC延遲，從山提高器件的遼竹速度n 一般 氟含量控制在35原了百分比之間，氟含量太高的FSG膜非常不穩(wěn)定，對水分 的抵擋能力很差容易因吸水而造成FSG 15J介電常數上升一K的介電常數而達 80!）叫然后進行金屬絕稅層的化學機械研磨，IMDCMP,目的是通過化學機械 釧磨將向面的IMD足回到軟足R堆，血且使表面更加平粗，便于后續(xù)L藝的加 I,最后進仃W摻雜的紅玻璃譏枳 USG（Un-iopecl SiliconGlffijs ） Depositioii 沉雙層PECVD宣化FKm來防止下層領對后面余屈導戌的影響：以上的HDPFSG. PEFSG fll U

30、SG的阻合共I司形成了 MD1.1.1 同金屬層之間中介孔的形成連接上下層金屬導線的孔稱之為中介和(VIA) . VIA1連接的就是金屬1 (Metal 1J 與M屬 Z (Mwl21 .以此類推&中介孔的形成流程與接用孔大致相同,所不同是，中介孔的蝕刻會停在前 層金屬導城的TiNk,然后同樣也會TT 一定量的TiN呼度損失.H的也是為廣 保證連接的質量.圖24。和圖241為完成所有工藝的截面示意圖及晶圓切片, 從中可以ft到VIA孔和下層之間的相互關系.圖2-20 VIA1 CMP后截而不意圖圖2-21 VIA SEM切片圖第一層中介孔的匚藝完成后，依次是第二層金屬連線、第二層中介亂、第三 層金屬連線等的制作.直到最后一層中介孔的完成一中同這些步為前面所述步驟 的重復，它們會隨著實際金屬導線層數的多少而增減，一般情況下內層金屬連線 的層數為15層.2.3.4 J頁部金屬導線形成頂部全屬層是最卜層的金屬導線,它與之前的金屬導線層在結構上有的點匕 要的差別,其一，厚度上需要較附層導線用（妁為前層的3倍），因為上層的導 線比較稀疏，所承受的電流比較大，到了下面的金屬層電流由于分流作用會減小, 其：，三明治結構也仃所不同，上層和AlCu連接的用TiN取