計算機組成原理課程設計

1、計算機組成原理課程設計集團標準化工作小組 #Q8QGGQT-GX8G08Q8-GNQGJ8-MHHGN#計算機組成慮理課程很計題目一位全加器(Quartusll II)學生指導教師年級2007級專業(yè)計算機科學與技術系別計算機系學院計算機信息與工程學院哈余讀師范丈學2010年6月目 錄一課程設計要求課程設計問題描述3課程設計任務要求3二、概要設計加法器的基本概念3EDA概述5Quartusll II軟件概述6位全加器設計流程62. 4. 1 位全加器的基本概述62.4. 2 位全加器的原理圖6三. 詳細設計為本項工程設計建立文件夾8輸入設計項目和存盤11將設計項目設置成可調用的元件12設計全加器

2、頂層文件14創(chuàng)建工程14編譯前設置全程編譯時序仿真四. 收獲及體會收獲及體會18五. 參考文獻參考文獻 六、附錄19位全加器代碼一、課程設計要求課程設計問題描述眾所周知，算術邏輯單元(ALU)既能完成算術運算也能完成邏輯運算，是微 處理器芯片中的一個十分重要的部件。但從基本算術運算的實現(xiàn)，我們可以看 到所有的加、減、乘、除運算最終都能歸結為加法運算。在ALU完成的操作 中，邏輯操作是按位進行，各位之間彼此無關，不存在進位問題，這使得邏輯 運算速度很快，且是一個常數(shù)，不需進行過多的優(yōu)化工作。但對于算術操作來 說，因為存在進位問題，使得某一位計算結果的得出和所有低于它的位相關。 因此，為了減少進位

3、傳輸所耗的時間，提高計算速度，人們設計了多種類型的 加法器，如行波進位(RIP)'I法器、跳躍進位加法器(CSKA : Carry-SKip Adders) s進位選擇加法器(CSLA : Carry一SeLect Adders) s超前進位加法器 (CLA : Carry一Lookahead Adders)等。它們都是利用各位之間的狀態(tài)(進位傳遞 函數(shù)P、進位產生函數(shù)G等)來預先產生高位的進位信號，從而減少進位從低位 向高位傳遞的時間。要求掌握使用Quartusll II軟件對用可編程邏輯器件PLD進行開發(fā)與設 計，利用可編程邏輯器件 PLD (programmable logic

4、device) Quartusll II 軟 件對一位全加器的進行合理正確的設計并且進行輸入信號的測試。用門電路設計一個一位二進制全加器。要求輸入兩個加數(shù)ain、bin和一個 低進位cin,得出本位和sum和向高位進位cout0課程設計任務要求全加器是一個能對兩個一位二進制數(shù)及來自低位的“進位”進行相加，產生本 位“和"及向高位“進位"的邏輯電路。該電路有3個輸入變量，分別是2個加數(shù) ain、bin和1個低進位cin, 2個輸出變量，分別是本位sum和向高進位 cout0在Quartusll II利用基本門電路中設計一位帶進位加法器，通過該課程 設計理解和掌握可編程邏輯器件

5、PLD的應用和設計。主要目的就是了解和學習 這門新技術的原理與應用，讓同學們盡快掌握使用EDA進行設計的方法，為后 續(xù)課程的學習打下良好的基礎。二、概要設計加法器的基本概念在數(shù)字電子系統(tǒng)領域，存在三種基本的器件類型：存儲器、微處理器和邏 輯器件。存儲器用來存儲隨機信息，如數(shù)據(jù)表或數(shù)據(jù)庫的內容。微處理器執(zhí) 行軟件指令來完成范圍廣泛的任務，如運行字處理程序或視頻游戲。邏輯器件 提供特定的功能，包括器件與器件間的接口、數(shù)據(jù)通信、信號處理、數(shù)據(jù)顯 示、時序和控制操作、以及系統(tǒng)運行所需要的所有其它功能。加法器是微處理器中最基本、最重要的模塊，不僅在A L U、乘法器、除法 器中均包含加法器模塊，而程序指

6、針P C的自加、跳轉指令的目標地址計算以及 訪存地址的獲得也需要加法器來完成。從指令執(zhí)行頻率上看，算術邏輯單元、程 序計數(shù)器、協(xié)處理器是C P U中使用頻率最多的模塊。加法器是為了實現(xiàn)加法的，即是產生數(shù)的和的裝置。加數(shù)和被加數(shù)為輸 入，和數(shù)與進位為輸出的裝置為。若加數(shù)、被加數(shù)與低位的進位數(shù)為輸入，而 和數(shù)與進位為輸出則為全加器。常用作計算機算術邏輯部件，執(zhí)行邏輯操作、 移位與指令調用。對于1位的加法，相關的有五個的量：被加數(shù)ain,被加數(shù) bin,前一位的進位cin,此位二數(shù)相加的和sum,此位二數(shù)相加產生的進位 cout0前三個量為輸入量，后兩個量為輸出量，五個量均為1位。EDA概述EDA是

7、電子設計自動化（Electronic Design Automation）的縮寫，在20世紀90年代初從計算機輔助設計（CAD）、計算機輔助制造（CAM）、計算機輔 助測試（CAT）和計算機輔助工程（CAE）的概念發(fā)展而來的。20世紀90年代，國際上電子和計算機技術較先進的國家，一直在積 極探索新的電子電路設計方法，并在設計方法、工具等方面進行了徹底的變 革，取得了巨大成功。在電子技術設計領域，可編程邏輯器件（如、）的應 用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設計帶來了極大的靈活性。這 些器件可以通過軟件編程而對其硬件結構和工作方式進行重構，從而使得硬件 的設計可以如同軟件設計那樣方便快捷

8、。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng) 設計方法、設計過程和設計觀念，促進了 EDA技術的迅速發(fā)展。EDA技術就是以計算機為工具，設計者在EDA軟件平臺上，用硬件描 述語言HDL完成設計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、 綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映 射和編程下載等工作。EDA技術的出現(xiàn)，極大地提高了電路設計的效率和可操 作性，減輕了設計者的勞動強度。利用EDA工具，電子設計師可以從概念、算法、協(xié)議等開始設計電子 系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產品從電路設計、性能分 析到設計出IC版圖或PCB版圖的整個過程的計算機上自動處理完

9、成。現(xiàn)在對EDA的概念或范疇用得很寬。包括在機械、電子、通信、航空 航天、化工、礦產、生物、醫(yī)學、軍事等各個領域，都有EDA的應用。目前EDA技術已在各大公司、企事業(yè)單位和科研教學部門廣泛使用。例如在飛機制造過程中，從設計、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技 術。Quartusll II軟件概述一位全加器設計流程2. 4.1 一位全加器的基本概述全加器是一個能對兩個一位二進制數(shù)及來自低位的“進位”進行相加，產生本 位“和"及向高位“進位"的邏輯電路。該電路有3個輸入變量，分別是2個加數(shù)a in、bin和1個低進位cin, 2個輸出變量，分別是本位sum和向

10、高進位cout0 一位全加器(FA)的邏輯表達式為：sum 二 dinbincincout 二 ainbin + bincin + aincin其中ain, bin為要相加的數(shù)，cin為進位輸入；sum為和，cout是 進位輸出；2. 4.2 一位全加器的原理圖根據(jù)一位全加器的運算法則可得知一位全加器的真值表，通過真值表可寫 出輸出函數(shù)表達式：sum = ain bin cincout 二 ainbin + bincin + aincin由以上表達式可得出相應的邏輯電路如圖所示。三、詳細設計為本項工程設計建立文件夾為本項設計的文件夾取名為楊雪婷路徑為E:楊雪婷輸入設計項目和存盤原理圖編輯輸入流

11、程如下：(1 )打開QuartiisII,選菜單File>New,在彈出的對話框中選擇Device Design Files頁的原理圖文件編輯輸入項Block Diagram/Schematic File,按 OK按鈕后將打開原理圖編輯窗口。(2) 在編輯窗口中的任何一個位置上右擊鼠標，將出現(xiàn)快捷菜單，選 擇其中的輸入元件項Insert>Symbol,于是將彈出輸入元件的對話框。(3) 單擊按鈕“，找到基本元件庫路徑項，選中需要的元件，單擊 “打開"按鈕，此元件即顯示在窗口中，然后單擊Symbol窗口的OK按鈕，即 可將元件“nd2、not、xnor和輸入輸出引腳inpu

12、t和output分別調入原理圖 編輯窗口中。然后分別在input和output的PIN NAME上雙擊使其變黑 色，再用鍵盤分別輸入各引腳名：a,b,co,so(4 )選擇菜單File>Save As,選擇剛才為自己的工程建立的目錄E: 楊雪婷yangxueting,將已設計好的原理圖文件取名為yangxuetingl(注意默 認的后綴是.bdf),并存盤在此文件夾內。將設計項目設置成可調用的元件為了構成全加器的頂層設計，必須將以上設計的半加器設置成可調用 的元件。在打開半加器原理圖文件的情況下，選擇菜單File >Create/Update一>Create Symbol F

13、ile for Current File 項，即可將當前文件變 成一個文件符號存盤，以待在高層次設計中調用。半加器設計全加器頂層文件為了建立全加器的頂層文件，必須再打開一個原理圖編輯窗口，方法同前，即再次選擇菜單 File>New一>Block Diagram/Schematic Fileo在新打開的原理圖編輯窗口雙擊鼠標，選擇元件所在的路徑E:楊雪婷 yangxueting,調出元件，并連接好全加器電路圖。全加器創(chuàng)建工程在此要利用New Project Wizard工具選項創(chuàng)建此設計工程，即令頂層設計為 工程，并設定此工程的一些相關信息，如工程名、目標器件、綜合器、仿真 器等。(

14、1) 打開建立新工程管理窗口。選擇File>New Project Wizard命令，即彈出"工程設置"對話框(如圖所示(2) 將設計文件加入工程單擊下方的Next按鈕，在彈出的對話框中單擊File欄的按鈕，將與工程相關的 所有文件加入進此工程。方法有兩種：3)單擊Add All按鈕，將設定的工程目 錄中的所有文件加入到工程文件欄中；單擊“Add"按鈕，從工程目錄中選出 相關的文件(如圖所示)。(3) 選擇仿真器和綜合器類型單擊Next按鈕，在彈出的窗口選擇仿真器和綜合器類型，在此都選擇默認項 “NONE"。(4) 選擇目標芯片單擊Next按鈕，選

15、擇目標芯片。首先在Family欄選芯片系列，在此選Cyclone 系列，并在此欄下單擊Yes按鈕，即選擇一確定目標器件。再次單擊Next按 鈕，選擇此系列的具體芯片EP1C12Q240C8。分別選擇Package為PQFP ； Pin 為240和Speed為8 (如圖所示)。(5)工具設置 單擊Next按鈕后，彈出的下一個窗口是EDAT具設置窗口 ： EDA Tool Settingso此窗口有三項選擇:1 EDA design entry/synthesis tool,用于選擇輸入的 類型和綜合工具；EDA simulation tool.用于選擇仿真工具；(3)EDA timing ana

16、lysis tool,用于選擇時序分析工具。(6)結束設置。再單擊Next按鈕后即彈出“工程設計統(tǒng)計”窗口，最后點擊Finish按鈕，即已設 定好此工程。編譯前設置(1)選擇FPGA目標芯片。步驟：選擇Assignments菜單中的Settings項，在彈出的對話框中選擇Category 項下Deviceo首先選擇目標芯片為EP1C12Q240C8。(2) 選擇配置器件的工作方式。單擊Device& Pin Options按鈕，進入選擇窗口,這將彈出Device & Pin Options 窗口，首先選擇General項(如圖所示)。(3) 選擇配置器件和編程方式選中 Conf

17、iguration 頁，在下方的 Generate compressed bitstreams 處選擇打鉤， 就能產生于EPCS的POF壓縮配置文件。在Configuration選項頁，選擇配置器件為EPCS 1,其配置模式可選擇Active Serial o(4) 選擇目標器件閑置引腳的狀態(tài)。選擇窗口的Unused PinsI®,此頁中可根據(jù)實際需要選擇目標器件閑置引腳的 狀態(tài)，可選擇為輸入狀態(tài)；或輸出狀態(tài)；或輸出不定狀態(tài)；或不做任何選擇。全程編譯選擇Processing菜單的Start Compilation項，啟動全程編譯時序仿真(1) 打開波形編輯器。選擇菜單File中的Ne

18、w項，在New窗口中選擇Other Files中的VectorWaveform File.單擊OK按鈕，即出現(xiàn)空白的波形編輯器(2) 設置仿真時間區(qū)域。對于時序仿真來說，將仿真時間軸設置在一個合理的時間區(qū)域上十分重要。通 常設置的時間按范圍在數(shù)十微妙內。在Edit菜單中選擇End Time項，在彈出 的窗口中的Time欄處輸入50,單位選“us”.整個仿真域的時間即設定為50us,單 擊OK按鈕，結束設置。(3) 波形文件存盤。選擇File中的Save as項，命名為的波形文件存入文件夾E:楊雪婷yangxueting 中。(4) 將工程yangxueting的端口信號節(jié)點選入波形編輯器方法是

19、首先選擇View菜單中Utility Windows項的Node Finder選項。在彈出的 對話框中選Pin : all,然后單擊List按鈕，于是在下方的N odes Found窗口中出 現(xiàn)設計中的yangxueting工程的所有端口引腳名。(5) 編輯輸入波形單擊時鐘信號使之變成藍色條，再單擊左列的時鐘設置鍵，在Clock窗口中設 置時鐘周期。(6)仿真器參數(shù)設置。選擇菜單 Assignment 中的 Settings,在 Settings 窗口 下選擇 Category一>Simulator Settings,在右側的Simulation inode項下選擇Timing,即選擇時

20、序仿真，并選擇仿真激勵文件名。選擇Simulation Options欄，確認選定Simulation coverage reporting ；毛刺檢測 Glitch detection 為 Ins 寬度；選中 Run simulationuntil all vector stimuli are used 全程仿真CategoyGenefalAle$LibraiiesDevice- OperabriQ Settings and Conditions* Cccnpilalion Picccsj Selthgs> EDA TodI Settings-S5»nthed$ S slin

21、gsFiler Sdbrgs* TinhjAnai0s Settings AojembferDedqnAwidontSignal! ap II Loot AnalyzerLoc Analyzer Inteifoce-Simufalor ScttrgsSimulation VerificgiionSimulahon Oulpc Fie PwcrPkv Fcvxa Anacr Sellings SSN An弓”DoyiccSelect the hmly and device you Abil to laigd for compilationDevncc farnly Eerily | Cyclon

22、eT arget cfozraC Auto device selected b/ the Ftteia ioecilic device setoted in 'Availabte devices'險 C Ifchei: VdAvailable decesrHareShjw in 'Avcilabfe devices' I 誡PacfcdjePQFPzJPin count240ziSpeed grade: Qzi& Stow ddvaied cfe/cs? 廠 cfdCupy compctbe urlvDevice sd Pin Options.| Cog

23、v. | LEc 丨 Memor二 PLL1.9/5980921602120602396162啟動仿真器。菜單 Processing 項下選擇 Start Simulation,直到 Simulation was successful,仿真結束。(8)觀察仿真結果。五、收獲及體會本設計主要設計一位加法器，然而計算機內部都是多位加法器。只是從簡 單層面上設計加法器的功能，而沒有考慮到加法器的性能從上選擇實驗。雖然 在設計上沒有實現(xiàn)，但是我們在理論上分析和討論不同的加法器選擇不同門電 路在性能的差別。從而得知在不同的計算機內部會采用不同的加法器機制，在 具體設計時需要根據(jù)具體的應用環(huán)境和實現(xiàn)工藝確

24、定采用哪一種加法器。加法 器的性能可以從延遲、功耗、面積等方面進行分析。具體分析的方法有三種： 是通過門級模擬器來估算加法器的性能；二是采用標準單元庫對每種加法器進 行邏輯綜合和布局布線來設計電路，然后從版圖中反提取電路參數(shù)，針對其參 數(shù)進行電路的模擬，從中得出各種加法器的比較結果；三是通過物理實現(xiàn)在芯 片上實現(xiàn)各種加法器，然后通過實際測量進行比較。.在每一位的計算時，都在等待前一位的進位。那么不妨預先考慮進位輸 入的所有可能，對于二進制加法來說，就是0與1兩種可能，并提前計算出若干 位針對這兩種可能性的結果。等到前一位的進位來到時，可以通過一個雙路開 關選出輸出結果。這就是的思想?？删幊踢壿?/p>

25、的價值在于其縮短電子產品制造商開發(fā)周期，以及幫肋他們更 快地將產品推向市場的能力。隨著PLD供應商繼續(xù)致力于在可編程邏輯器件中 集成更多的功能、降低其成本并提高能夠節(jié)約時間的IP核心的可用性，可編程 邏輯一定會在數(shù)字設計人員中進一步普及開來。培養(yǎng)學生正確的設計思想，理論聯(lián)系實際的學習態(tài)度；培養(yǎng)學生綜合運用所學計算機 組成原理知識，分析和解決工程技術問題的能力。訓練提高學生查閱資料，運用計算機輔 助工具繪制原理圖，閱讀原理圖以及對原理圖進行功能模擬的能力：提髙學生對計算機的 各組成部分的理解，進一步深入認識計算機系統(tǒng)，強化學生的系統(tǒng)意識：提髙學生的動手 能力。PLD是電子設計領域中最具活力和發(fā)展

26、前途的一項技術。PLD能完成任何數(shù) 字器件的功能，上至高性能CPU,下至簡單的TTL74序列電路，都可以用PLD 來實現(xiàn)。在PCB完成以后，還可以利用PLD的在線修改功能，隨時修改設計而 不必改動硬件電路。PLD技術在20世紀90年代以后得到飛速的發(fā)展，同時也 大大推動了 EDA軟件和硬件描述語言（HDL）的進步。PLD設計依靠功能強大的電子計算機，在EDA工具軟件平臺上，對以硬件描述 語言（HDL）為系統(tǒng)邏輯描述手段完成的設計文件，并自動地完成邏輯編譯、化 簡、分割、綜合、優(yōu)化、仿真，直至下載到可編程邏輯器件FPGA/CPLD,實現(xiàn) 既定的電子電路設計功能。硬件描述語言在PLD設計中占據(jù)極其

27、重要的位置，目前國際上流行的硬件描述語言主要有VHDL和Verilog HDLO六. 參考文獻參考文獻1 計算機組成原理課程設計山東大學出版社劉榮興，王祖強，殷曉峰.2005.2 數(shù)字邏輯（第二版）華中科技大學出版社歐陽星明 2008.3132位并行乘法器的研究與設計D.西安微電子技術研究所許琪.2002.4 計算機組成原理（第二版）高等教育出版社唐朔飛 2005.61PLD邏輯設計實務清華大學出版社邱耀煌2002.7Computer Architecture A Quantitdtive Approach . Znd, Edition . （eBook）.七. 附錄_位全加耀原理生成代碼HE

28、ADERVERSION 二 1;TIME.UNIT 二 ns;DATA.OFFSET =; DATA_DURATION =; SIMULATION_TIME =; GRID.PHASE =;GRID_PERIOD =;GRID DUTY CYCLE = 50;SIGNAL ("bin")VALUE TYPE 二 NINE LEVEL BIT;SIGNAL TYPE 二 SINGLE BIT;WIDTH = 1;LSB_INDEX = -1;DIRECTION = INPUT;PARENT = ”"；SIGNAL("cin")VALUE TYPE

29、 = NINE LEVEL BIT;SIGNAL TYPE 二 SINGLE BIT;WIDTH 二 1;LSB_INDEX = -1;DIRECTION = INPUT;PARENT 二SIGNAL Ccout")VALUE TYPE 二 NINE LEVEL BIT; SIGNAL TYPE 二 SINGLE BIT; WIDTH = 1;LSB_INDEX = -1;DIRECTION = OUTPUT;PARENT = ”"；SIGNAL("sum")VALUE TYPE = NINE LEVEL BIT;SIGNAL TYPE 二 SINGLE

30、 BIT;WIDTH = 1;LSB.INDEX = -1;DIRECTION = OUTPUT;PARENT = ”"；SIGNAL("ain")VALUE TYPE 二 NINE LEVEL BIT; SIGNAL TYPE 二 SINGLE BIT;WIDTH 二 1;LSB_INDEX = -1;DIRECTION = INPUT;PARENT = “"；TRANSITIONJLISTCbin")NODEREPEAT 二 1;NODEREPEAT 二 5000; LEVEL 0 FOR ;LEVEL 1 FOR ;TRANSITIONJLISTCcin")NODEREPEAT 二 1;NODEREPEAT 二 16666; LEVE