八位十進(jìn)制數(shù)字頻率計(jì)設(shè)計(jì)報(bào)告

1、題目：作者：學(xué)號(hào)：所屬學(xué)院：專業(yè)年級(jí)：完成時(shí)間：word格式.整理版8位十進(jìn)制數(shù)字頻率計(jì)的設(shè)計(jì)摘要數(shù)字頻率計(jì)是用數(shù)字顯示被測(cè)信號(hào)頻率的儀器,被測(cè)信號(hào)是方波信號(hào).數(shù)字 頻率計(jì)廣泛應(yīng)用于科研機(jī)構(gòu)、學(xué)校、實(shí)驗(yàn)室、企業(yè)生產(chǎn)車間等場(chǎng)所.研究數(shù)字頻 率計(jì)的設(shè)計(jì)和開發(fā),有助于頻率計(jì)功能的不斷完善、性價(jià)比的提升和實(shí)用性的加 強(qiáng).本文介紹了 一種自頂向下分層設(shè)計(jì)多功能數(shù)字頻率計(jì)的設(shè)計(jì)方法.該頻率計(jì) 采用Verilog硬件描述語(yǔ)言編程,以 QuartusII為開發(fā)環(huán)境,極大地減少了硬件 資源的占用.數(shù)字頻率計(jì)模塊劃分的設(shè)計(jì)具有相對(duì)獨(dú)立性,可以對(duì)模塊單獨(dú)進(jìn)行設(shè)計(jì)、調(diào)試和修改,縮短了設(shè)計(jì)周期.所設(shè)計(jì)的Verilog語(yǔ)

2、言通過仿真能夠較好的測(cè)出所給頻率并且滿足數(shù)字頻率計(jì)的自動(dòng)清零和自動(dòng)測(cè)試的功能要求,具有理論與實(shí)踐意義.關(guān)鍵詞：Verilog ;數(shù)字頻率計(jì)；EDA; QuartusII第一章 EDA技術(shù)原理與概述1.1可編程邏輯器件根本原理FPGA 4-5是一種高密度的可編程邏輯器件,自從Xilinx公司1985年推出第一片F(xiàn)PGA以來(lái),FPGA的集成密度和性能提升很快,具集成密度最高達(dá)1000萬(wàn)門/片以上,系統(tǒng)性能可達(dá) 300MHz.由于FPGA器件集成度高,方便 易用,開發(fā)和上市周期短,在數(shù)字設(shè)計(jì)和電子生產(chǎn)中得到迅速普及和應(yīng)用. FPGA采用了邏輯單元陣列LCA (Logic Cell Array )這樣

3、一個(gè)概念,內(nèi)部包括可配置邏輯模塊 CLB (Configurable Logic Block )、輸出輸入模塊 IOB (Input Output Block )和內(nèi)部連線(Interconnect )三個(gè)局部.現(xiàn)場(chǎng)可編程門陣列(FPGA)是可編程器件.與傳統(tǒng)邏輯電路和門陣列(如 PAL, GAL 及CPLD器件)相比,FPGA具有不同的結(jié)構(gòu),FPGA利用小型查找表(16X1RAM )來(lái)實(shí)現(xiàn)組合邏輯,每個(gè)查找表連接到一個(gè)D觸發(fā)器的輸入端,觸發(fā)器再來(lái)驅(qū)動(dòng)其他邏輯電路或驅(qū)動(dòng)I/O ,由此構(gòu)成了既可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時(shí)序邏輯功能的根本邏輯單元模塊,這些模塊間利用金屬連線 互相連接或連接到I/O

4、模塊.FPGA的邏輯是通過向內(nèi)部靜態(tài)存儲(chǔ)單元加載word格式.整理版編程數(shù)據(jù)來(lái)實(shí)現(xiàn)的,存儲(chǔ)在存儲(chǔ)器單元中的值決定了邏輯單元的邏輯功能 以及各模塊之間或模塊與I/O間的聯(lián)接方式,并最終決定了 FPGA所能實(shí)現(xiàn)的功能,FPGA允許無(wú)限次的編程.FPGA器件優(yōu)點(diǎn)：高密度、高速率、系列化、標(biāo)準(zhǔn)化、小型化、多功能、 低功耗、低本錢,設(shè)計(jì)靈活方便,可無(wú)限次反復(fù)編程,并可現(xiàn)場(chǎng)模擬調(diào)試 驗(yàn)證.1.2硬件描述語(yǔ)言目前最主要的硬件描述語(yǔ)言是 VHDL和Verilog HDL,Verilog HDL和HDL 都是用于邏輯設(shè)計(jì)的硬件描述語(yǔ)言,并且都已成為 IEEE標(biāo)準(zhǔn).VHDL開展的較 早,語(yǔ)法嚴(yán)格,而Verilog

5、 HDL是在C語(yǔ)言的根底上開展起來(lái)的一種硬件描述語(yǔ) 言,語(yǔ)法較自由. VHDL和Verilog HDL兩者相比,VHDL的書寫規(guī)那么比Verilog 煩瑣一些,但verilog自由的語(yǔ)法也容易讓少數(shù)初學(xué)者出錯(cuò).Verilog HDL和VHDL 作為描述硬件電路設(shè)計(jì)的語(yǔ)言,其共同的特點(diǎn)在于：能形式化地抽象表示電路的 行為和結(jié)構(gòu)、支持邏輯設(shè)計(jì)中層次與范圍的描述、可借用高級(jí)語(yǔ)言的精巧結(jié)構(gòu)來(lái)簡(jiǎn)化電路行為的描述、具有電路仿真與驗(yàn)證機(jī)制以保證設(shè)計(jì)的正確性、支持電路描述由高層到低層的綜合轉(zhuǎn)換、硬件描述與實(shí)現(xiàn)工藝無(wú)關(guān).本設(shè)計(jì)是用的Verilog 語(yǔ)言來(lái)實(shí)現(xiàn)數(shù)字頻率計(jì)的設(shè)計(jì)的,本設(shè)計(jì)將重點(diǎn)介紹Verilog語(yǔ)言

6、.Verilog語(yǔ)言主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu),行為,功能和接口.Verilog的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì),或稱設(shè)計(jì)實(shí)體(可以是一個(gè)元件,一個(gè)電路模塊或一個(gè)系統(tǒng))分成外部(或稱可是局部,及端口)和內(nèi)部(或稱不可視局部),既 涉及實(shí)體的內(nèi)部功能和算法完成局部. 在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后,一且其內(nèi)部開發(fā)完成后,其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體.這種將設(shè)計(jì)實(shí)體分成內(nèi)外局部的概念是Verilog系統(tǒng)設(shè)計(jì)的根本點(diǎn).Verilog語(yǔ)言能夠成為標(biāo)準(zhǔn)化的 硬件描述語(yǔ)言并獲得廣泛應(yīng)用,它自身必然具有很多其他硬件描述語(yǔ)言所不具備 的優(yōu)點(diǎn).Verilog程序組成局部由實(shí)體、構(gòu)造體、配置、包集合、庫(kù)5個(gè)局

7、部組成.各組成局部的作用是：(1)實(shí)體：用于描述所設(shè)計(jì)的系統(tǒng)的外部接口信號(hào).(2)構(gòu)造體：用于描述系統(tǒng)內(nèi)部結(jié)構(gòu)和行為.(3)配置：用于從庫(kù)中選取不同單元(器件)來(lái)組成系統(tǒng)設(shè)計(jì)的不同版本.(4)包集合：存放各設(shè)計(jì)模塊都能共享的數(shù)據(jù)類型,常數(shù)和子程序等.(5)庫(kù)：可由系統(tǒng)工程師生成或由ASIC芯片商提供,以便在設(shè)計(jì)中共享.詳細(xì)介紹QuartusII文本編輯輸入法的使用方法：1 .編輯設(shè)計(jì)文件word格式.整理版(1)新建一個(gè)文件夾.利用資源治理器,新建一個(gè)文件夾,如 e:SIN GNT.(2)輸入源程序.翻開 QuartusII,執(zhí)行File-New,在New窗口中的“ Device Design

8、 Files中選擇編譯文件的語(yǔ)言類型, 這里選“Verilog Files,然后在Verilog 文本編譯窗口中鍵入 Verilog程序.如圖2.3所示.(3)文件存盤.執(zhí)行File-Save As找到已設(shè)立的文件夾e:SIN_GNT,存盤文 件名應(yīng)該與實(shí)體名一致.2 .創(chuàng)立工程(1)建立新工程治理窗.執(zhí)行FilefNew Project Wizard命名,在圖2.4對(duì)話框 進(jìn)行工程設(shè)置.(2)將設(shè)計(jì)文件參加工程中.(3)選擇仿真器和綜合器類型.(4)選擇芯片.(5)結(jié)束設(shè)置.3 .編譯前設(shè)置(1) 選擇目標(biāo)芯片,執(zhí)行 Assignmemtssettings命令,在彈出的對(duì)話框中 選Compi

9、ler Settings項(xiàng)下的Device選目標(biāo)芯片.(2)選擇目標(biāo)器件編程配置方式,由圖2.5的按鈕Device Pin Options進(jìn)入選 擇窗,可選 Configuration 方式為 Active Serial 03 3) 在下列圖所示的 Programming Files窗口, Hexadecimal(Intel-Format)output File,即產(chǎn)生下載文件的同時(shí),產(chǎn)生二進(jìn)制十六進(jìn)制配置文件fraqtest.hexout可用 于單片機(jī)與EPROM構(gòu)成的FPGA配置電路系統(tǒng)如圖2.6所示.4 .編譯及了解編譯結(jié)果首先執(zhí)行Processings Start Compilatio

10、n命令,啟動(dòng)全程編譯,如果工程中的 文件有錯(cuò)誤,在下方的 Processing處理欄中會(huì)顯示出來(lái).對(duì)于 Processing欄顯示 出的語(yǔ)句格式錯(cuò)誤,可雙擊此條文,即彈出 Verilog文件,在閃動(dòng)的光標(biāo)處(或 附近)可發(fā)現(xiàn)文件中的錯(cuò)誤.再次進(jìn)行編譯直至排除所有錯(cuò)誤第二章 數(shù)字頻率計(jì)的系統(tǒng)分析2.1 8位十進(jìn)制數(shù)字頻率計(jì)系統(tǒng)設(shè)計(jì)的原理2.1.1 數(shù)字頻率計(jì)的根本原理數(shù)字頻率計(jì)的根本原理是用一個(gè)頻率穩(wěn)定度高的頻率源作為基準(zhǔn)時(shí)鐘,通常情況下計(jì)算每秒內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù),此時(shí)我們稱閘門時(shí)間為1秒.閘門時(shí)間word格式.整理版也可以大于或小于一秒.閘門時(shí)間越長(zhǎng),得到的頻率值就越準(zhǔn)確,但閘門時(shí)間越 長(zhǎng)那

11、么每測(cè)一次頻率的間隔就越長(zhǎng).閘門時(shí)間越短,測(cè)的頻率值刷新就越快,但測(cè)得的頻率精度就受影響.數(shù)字頻率計(jì)的主要功能是測(cè)量周期信號(hào)的頻率.頻率是單位時(shí)間(1S)內(nèi)信號(hào)發(fā)生周期變化的次數(shù).如果我們能在給定的1S時(shí)間內(nèi)對(duì)信號(hào)波形計(jì)數(shù),并將計(jì)數(shù)結(jié)果顯示出來(lái),就能讀取被測(cè)信號(hào)的頻率.數(shù)字頻率計(jì) 首先必須獲得相對(duì)穩(wěn)定與準(zhǔn)確的時(shí)間,同時(shí)將被測(cè)信號(hào)轉(zhuǎn)換成幅度與波形均能被 數(shù)字電路識(shí)別的脈沖信號(hào),然后通過計(jì)數(shù)器計(jì)算這一段時(shí)間問隔內(nèi)的脈沖個(gè)數(shù), 將其換算后顯示出來(lái).這就是數(shù)字頻率計(jì)的根本原理.2.1.2 系統(tǒng)總體框架圖總體框圖設(shè)計(jì)思路：由20MHz系統(tǒng)時(shí)鐘分頻得到0.5Hz的基準(zhǔn)時(shí)鐘.在基 準(zhǔn)時(shí)鐘的1S高電平期間計(jì)被

12、測(cè)頻率的脈沖個(gè)數(shù),1S高電平結(jié)束時(shí)計(jì)數(shù)結(jié)束, 所記錄的脈沖個(gè)數(shù)是被測(cè)信號(hào)的頻率,為了在數(shù)碼管上顯示計(jì)數(shù)結(jié)果需要鎖存器 將所計(jì)的數(shù)鎖存,因此,在基準(zhǔn)時(shí)鐘下降沿來(lái)的時(shí)候鎖存器實(shí)現(xiàn)鎖存功能.為了 下次計(jì)數(shù)必須將本次計(jì)數(shù)的結(jié)果清零,所以在基準(zhǔn)時(shí)鐘低電平期間對(duì)計(jì)數(shù)器清 零.被測(cè)頻率從計(jì)數(shù)器的是中端輸入實(shí)現(xiàn)頻率的測(cè)試.將鎖存器鎖存的數(shù)據(jù)輸入掃描器,通過譯碼器將鎖存的二進(jìn)制數(shù)譯成十進(jìn)制然后顯示到數(shù)碼管上,最終被讀出來(lái).2.2 8位十進(jìn)制數(shù)字頻率計(jì)設(shè)計(jì)任務(wù)及要求用測(cè)頻法設(shè)計(jì)一個(gè)八位十進(jìn)制的數(shù)字頻率器,測(cè)頻范圍是1HZ到49999999HZ 0(1)測(cè)量范圍信號(hào)：方波、正弦波；幅度：0.5V5V;頻率：1Hz4

13、999999HZ. (2)測(cè)量范圍信號(hào)：脈沖波；幅度：0.5V5V;脈沖寬度?100仙.s測(cè)量誤差0 1%(3)顯示器：十進(jìn)制數(shù)字顯示,顯示刷新時(shí)間110秒連續(xù)可調(diào),對(duì)上述三 種測(cè)量功能分別用不同顏色的發(fā)光二極管指示.(4)具有自校功能,時(shí)標(biāo)信號(hào)頻率為1HZ第三章各功能模塊基于Verilog的設(shè)計(jì)3.1 8位十進(jìn)制數(shù)字頻率計(jì)的電路邏輯圖word格式.整理版8位十進(jìn)制數(shù)字頻率計(jì)的電路邏輯圖,它由一個(gè)測(cè)頻限制信號(hào)發(fā)生器TESTCTL、 8個(gè)有時(shí)鐘使能的十進(jìn)制計(jì)數(shù)器 CNT10、 一個(gè)32位鎖存器REG32B網(wǎng)組成.以下分別表達(dá)頻率計(jì)各邏輯模塊的功能與設(shè)計(jì)方法.8位十進(jìn)制數(shù)字頻率計(jì)的電路邏輯如圖4.

14、18所示圖4.1 8位十進(jìn)制數(shù)字頻率計(jì)的電路邏輯圖3.2 系統(tǒng)時(shí)鐘分頻的功能模塊(1)系統(tǒng)時(shí)鐘分頻的分頻功能模塊如圖4.4所以.圖4.4系統(tǒng)時(shí)鐘分頻的功能模塊圖(2)源程序如下：module fre_div(clk,clkout); 輸入 20MHz,輸出分頻到 1Hzword格式.整理版input clk;output clkout;reg clkout;reg31:0 counter; /中間變量counter定義為存放器型parameter N=20_000_000;always(posedge clk) beginif(counter= N/2-1)beginclkout = clko

15、ut;counter=0;endelsecounter=counter+1b1;endendmodule3.4.2鎖存器的功能模塊(1)32位鎖存器的功能模塊如圖4.6所示.REG32BLOADDOUT31.0一| DIN31,0inst18圖4.6鎖存器的功能模塊圖(2)源程序如下：module REG32B (LOAD, DIN, DOUT);input LOAD;input31:0 DIN;output31:0 DOUT;reg31:0 DOUT;word格式.整理版always (posedge LOAD)begin : xhdl_1/時(shí)鐘到來(lái)時(shí),鎖存輸入示 DOUT = DIN ;e

16、nd endmodule3.5數(shù)碼管掃描的功能模塊(1)數(shù)碼管掃描網(wǎng)的功能模塊如圖4.8所示./20MHz/復(fù)位信號(hào),低電平有效要顯示的32位數(shù)據(jù)位選信號(hào)段碼dp到a由高到低排列分頻系數(shù)掃描時(shí)鐘分頻計(jì)數(shù)器掃描計(jì)數(shù)器每一位數(shù)碼管待譯碼數(shù)據(jù)圖4.8數(shù)碼管掃描的功能模塊(2)源程序如下：module seven_seg( clk ,rst_n,d,dig ,seg);input clk ;input rst_n ;input 31:0 d;output 7:0 dig ; / output 7:0 seg; /parameter N= 20000; / reg clkout ;/reg 13:0cn

17、t;/reg 2:0 scan_cnt ; / reg 3:0 disp_dat ; /reg 7:0 dig;reg 7:0 seg_r;word格式.整理版always ( posedge clk or negedge rst_n)/ 分頻至ij 1KHzbeginif (!rst_n)cnt = 0 ; elsebeginif(cnt= N/2-1)beginclkout = clkout;cnt=0;endelsecnt=cnt+1b1;end endalways (posedge clkout or negedge rst_n)/ 產(chǎn)生掃描計(jì)數(shù)值beginif (!rst_n)sca

18、n_cnt = 0 ; elsescan_cnt = scan_cnt + 1b1; endalways ( scan_cnt,d)/8 位數(shù)碼管位選擇,同時(shí)送相應(yīng)要顯示數(shù)據(jù)begincase ( scan_cnt )3b000 : begindig= 8b0000_0001;disp_dat= d3:0;end3b001 : begindig= 8b0000_0010;disp_dat= d7:4;end3b010 : begindig= 8b0000_0100;disp_dat= d11:8; end3b011 : begindig= 8b0000_1000;disp_dat= d15:1

19、2; end3b100 : beginword格式.整理版dig= 8b0001_0000;disp_dat= d19:16;end3b101 : begindig= 8b0010_0000;disp_dat= d23:20;end3b110 : begindig= 8b0100_0000;disp_dat= d27:24;end3b111 : begindig= 8b1000_0000;disp_dat= d31:28;enddefault : begindig= 8b0000_0001;disp_dat= d3:0;endendcaseendalways ( disp_dat ) /共陽(yáng)極

20、數(shù)碼管譯碼begincase (disp_dat)4h0 : seg_r = 8hc0; /顯示04h1 : seg_r = 8hf9; /顯示14h2 : seg_r = 8ha4; /顯示24h3 : seg_r = 8hb0; /顯示34h4 : seg_r = 8h99; /顯示44h5 : seg_r = 8h92; /顯示54h6 : seg_r = 8h82; /顯示64h7 : seg_r = 8hf8; /顯示74h8 : seg_r = 8h80; /顯示84h9 : seg_r = 8h90; /顯示94ha : seg_r = 8h88; /顯示a4hb : seg_r

21、 = 8h83; /顯示b4hc : seg_r = 8hc6; /顯示c4hd : seg_r = 8ha1; /顯示d4he : seg_r = 8h86; /顯示e4hf : seg_r = 8h8e; /顯示fdefault: seg_r = 8hff;/滅endcaseendword格式.整理版取反變成共陰極段碼assign seg=seg_r; / endmodule3.7十進(jìn)制計(jì)數(shù)器的功能模塊4.7.1計(jì)數(shù)器計(jì)數(shù)是一種最簡(jiǎn)單根本的運(yùn)算,計(jì)數(shù)器15就是實(shí)現(xiàn)這種運(yùn)算的邏輯電路, 計(jì)數(shù)器在數(shù)字系統(tǒng)中主要是對(duì)脈沖的個(gè)數(shù)進(jìn)行計(jì)數(shù),以實(shí)現(xiàn)測(cè)量、計(jì)數(shù)和限制的功能,同時(shí)兼有分頻功能,計(jì)數(shù)器是由根本的計(jì)數(shù)單元和一些限制門所組成,計(jì)數(shù)單元那么由一系列具有存儲(chǔ)信息功能的各類觸發(fā)器構(gòu)成,這些觸發(fā)器有RS觸發(fā)器、T觸發(fā)器、D觸發(fā)器及JK觸發(fā)器等.計(jì)數(shù)器在數(shù)字系