AXI總線中文詳解要點

1、AXI總線協(xié)議資料整理第一部分：1、AXI 簡介：AXI (Advanced extensible Interface 是一種總線協(xié)議，該協(xié)議是 ARM 公司提出的 AMBA (Advanced Microcontroller Bus Architecture) 3.0 協(xié)議中 最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對齊的數(shù)據(jù)傳輸，同時在突發(fā)傳輸中，只需要首 地址，同時分離的讀寫數(shù)據(jù)通道、并支持顯著傳輸訪問和亂序訪問，并更加容易就行時序收斂。AXI是AMBA中一個新的高性能協(xié)議。AXI技術(shù)豐富了現(xiàn)有 的AMBA標(biāo)準(zhǔn)內(nèi)容，滿足超高性能和

2、復(fù)雜的片上系統(tǒng)(SoC)設(shè)計的需求。2、AXI特點：單向通道體系結(jié)構(gòu)。信息流只以單方向傳輸，簡化時鐘域間的 橋接，減少門數(shù)量。當(dāng)信號經(jīng)過復(fù)雜的片上系統(tǒng)時，減少延時。支持多項數(shù)據(jù)交換。通過并行執(zhí)行猝發(fā)操作，極大地提高了數(shù)據(jù)吞吐能力， 可在更短的時間內(nèi)完成任務(wù)，在滿足高性能要求的同時，又減少了功耗。獨立的地址和數(shù)據(jù)通道。地址和數(shù)據(jù)通道分開，能對每一個通道進行單獨優(yōu) 化，可以根據(jù)需要控制時序通道，將時鐘頻率提到最高，并將延時降到最低。 第二部分：本部分對AXI1.0協(xié)議的各章進行整理。第一章本章主要介紹AXI協(xié)議和AXI協(xié)議定義的基礎(chǔ)事務(wù)。1、AXI總線共有5個通道分別是read address c

3、hannel、 write address channel > read data channel > write data channel write response channel每一個AXI傳輸通道都是單方向的。2、每一個事務(wù)都有地址和控制信息在地址通道(address channell中，用來描 述被傳輸數(shù)據(jù)的性質(zhì)。3、讀事務(wù)的結(jié)構(gòu)圖如下：Master interfaceRead address channelSlave interfaceAddress and control一Read data channelRead dataRead dataRead dataRea

4、d data * ，F(xiàn)igure 1-1 Channel architecture of reads4、寫事務(wù)的結(jié)構(gòu)圖如下:Address and controlWrite data channelWrite dataWrite dataWrite dataWrite data444,*'PWrite response channelWrite responseWrite address channelSlave interfaceMaster interfaceFigure 1-2 Channel architecture of writes5、這5條獨立的通道都包含一個信息信號和一

5、個雙路的VALD、READY握手機制。6、信息源通過VALID信號來指示通道中的數(shù)據(jù)和控制信息什么時候有效。目 地源用READY信號來表示何時能夠接收數(shù)據(jù)。讀數(shù)據(jù)和寫數(shù)據(jù)通道都包括一個 LAST信號，用來指明一個事物傳輸?shù)淖詈笠粋€數(shù)據(jù)。7、讀和寫事務(wù)都有他們自己的地址通道，這地址通道攜帶著傳輸事務(wù)所必須的地址和信息。讀響應(yīng)信息指明讀8、讀數(shù)據(jù)通道傳送著從設(shè)備到主機的讀數(shù)據(jù)和讀響應(yīng)信息事務(wù)的完成狀態(tài)9、寫數(shù)據(jù)通路傳送著主機向設(shè)備的寫數(shù)據(jù)。每八個數(shù)據(jù)都會有一個byte lane ,用來指明數(shù)據(jù)總線上面的哪些 byte有效。寫響應(yīng)通道提供了設(shè)備響應(yīng)寫事務(wù)的 一種方式。這完成信號每一次突發(fā)式讀寫會產(chǎn)生

6、一個。10、主機和設(shè)備的接口和互聯(lián)圖如下：InterfaceFigure 1-3 Interface and interconnect11、傳輸?shù)刂沸畔⒑蛿?shù)據(jù)都是在 VALID和READY同時為高時有效。Note The master also drives a set of control signals showing the lengcli and type of the burst, but these signals are omitted irom the figure tor clarity.12、突發(fā)式讀的時序圖如下：TO T1T2T3T4T5T6T7TfiT9T10T11T1

7、2T13ACLKpLT_Ljn_TTJ_TJn_jn_in_j_LJ_i_r_LJ_L_r_LJ_i_iaraddrr . ar=；1；;1ARVALID J ' 飛ARREADYJ11RDATA :，； j?, 53T/ QRVALID 8飛5廠飛R飛rrady g. R ? K R Figure V4 Read burst當(dāng)?shù)刂烦霈F(xiàn)在地址總線后，傳輸?shù)臄?shù)據(jù)將出現(xiàn)在讀數(shù)據(jù)通道上。設(shè)備保持VALID 為低直到讀數(shù)據(jù)有效。為了表明一次突發(fā)式讀寫的完成，設(shè)備用 RLAST信號來 表示最后一個被傳輸?shù)臄?shù)據(jù)。13、重疊突發(fā)式讀時序圖如下：TOT1T2T3T4T5T6T7T8T9T1OT11T1

8、2ARADDR r, AT7 BX一一一一一- i一ARVALID JJNarready78 Q .B :： 一roata .: 麻l!:血網(wǎng)C而畫（K口但RLASTU_QR_Rgm i 1: n ； Li :廠TFRREADVR'飛/'T1 _T1Figure 1-5 Overlapping read bursts設(shè)備會在第一次突發(fā)式讀完成后處理第二次突發(fā)式讀數(shù)據(jù)。也就意味著，主機一開始傳送了兩個地址給設(shè)備。設(shè)備在完全處理完第一個地址的數(shù)據(jù)之后才開始處 理第二個地址的數(shù)據(jù)。14、突發(fā)式寫時序圖如下：TO T1 T2 T3 T4 T5 T6 T7 T8 T9 T10aclk|

9、|J | |J |J |J |J |J |J |J | | |AWADDRAW VALIDawready f l！WDATA ; 'Q 用 一）0（ 萬內(nèi)）一）；翩耐於叩網(wǎng)X?wlast g WVALID/!I I J wready b « H ? 弋）：。哂BREADY H Figure 1-6 Write burstBRESP BVALID這一過程的開始時，主機發(fā)送地址和控制信息到寫地址通道中，然后主機發(fā)送每 一個寫數(shù)據(jù)到寫數(shù)據(jù)通道中。當(dāng)主機發(fā)送最后一個數(shù)據(jù)時，WLAST信號就變?yōu)楦?。?dāng)設(shè)備接收完所有數(shù)據(jù)之后他將一個寫響應(yīng)發(fā)送回主機來表明寫事務(wù)完成。15、AXI協(xié)議支持亂

10、序傳輸。他給每一個通過接口的事務(wù)一個IDtag。協(xié)議要求相同ID tag的事務(wù)必須有序完成，而不同ID tag可以亂序完成。第二章本章主要介紹一些信號描述，其中包括全局信號、寫地址通道信號、寫數(shù)據(jù) 通道信號、寫響應(yīng)通道信號、讀地址通道信號、讀數(shù)據(jù)通道信號、低功耗接口信 號。本章的所有表都是以32位的數(shù)據(jù)總線、4位的寫數(shù)據(jù)閘門、4位的ID段。1、全局信號信號源描述ACLKClock source全局時鐘信號ARESETnReset source全局復(fù)位信號，低電平有效2、寫地址通道信號信號源描述AWID3:0寫地址ID,這個信號是寫地址信號組的ID tag。AWADDR31:0寫地址。AWLEN

11、3:0突發(fā)式寫的長度。此長度決定突發(fā)式寫所傳輸?shù)臄?shù)據(jù)的 個數(shù)。AWSIZE2:0突發(fā)式寫的大小。AWBURST1:0突發(fā)式寫的類型。AWLOCK1:0AWCACHE3:0Cache類型。這信號指明事務(wù)的 bufferable、cacheable.write-through > whte-back、 allocate attributes信息。AWPROT2:0保護類型。AWVALID寫地址有效。1 =地址和控制信息后效0 =地址和控制信息無效這個信號會一直保持，直H AWREADY變?yōu)楦?。AWREADY設(shè)備寫地址準(zhǔn)備好。這個信號用來指明設(shè)備已經(jīng)準(zhǔn)備好接受 地址和控制信息了。1 =設(shè)備準(zhǔn)備

12、好0=設(shè)備沒準(zhǔn)備好3、寫數(shù)據(jù)通道信號信號源描述WID3:0FL寫ID tag, WID的值必須與 AWID的值匹配WDATA31:0FL寫的數(shù)據(jù)。WSTRB3:0FL寫閥門。WSTRBn標(biāo)示的區(qū)間為 WDATA(8*n)+7:(8*n)63版 S5貼 4740 3532 3124 2316 155 70?654|3210Figure 樂 1 Byie lane mappingWLASTFL寫的最后一個數(shù)據(jù)。WVALIDFL寫后效1=寫數(shù)據(jù)和閥門后效0=寫數(shù)據(jù)和閥門無效WREADY設(shè)備寫就緒。指明設(shè)備已經(jīng)準(zhǔn)備好接受數(shù)據(jù)了1=設(shè)備就緒0=設(shè)備未就緒4、寫響應(yīng)通道信號信號源描述BID3:0設(shè)備響應(yīng)I

13、D ,這個數(shù)值必須與AWID的數(shù)值匹配。BRESP1:0設(shè)備寫響應(yīng)。這個仔號指明寫事務(wù)的狀態(tài)?？赡苡械捻憫?yīng)：OKAY、EXOKAY、SLVERR、DECERR。BVALID設(shè)備寫響應(yīng)后效。1=寫響應(yīng)后效0 =寫響應(yīng)無效BREADY接受響應(yīng)就緒。該信號表示主機已經(jīng)能夠接受響應(yīng)信息。1 =主機就緒0=主機未就緒5、讀地址通道信號信號源描述ARID3:0讀地址ID。ARADDR31:0讀地址。ARLEN3:0突發(fā)式讀長度。ARSIZE2:0突發(fā)式讀大小。ARBURST1:0突發(fā)式讀類型。ARLOCK1:0ARCACHE3:0Cache類型。ARPROT2:0保護類型。ARVALID讀地址有效。彳科一

14、直保持，直®J ARREADY為高。1=地址和控制信息后效0 =地址和控制信息無效ARREADY設(shè)備讀地址就緒。指明設(shè)備已經(jīng)準(zhǔn)備好接受數(shù)據(jù)了。1=設(shè)備就緒0=設(shè)備未就緒6、讀數(shù)據(jù)通道信號信號源描述RID3:0設(shè)備讀ID tag。RID的數(shù)值必須與ARID的數(shù)值匹配。RDATA31:0設(shè)備讀數(shù)據(jù)。RRESP1:0設(shè)備讀響應(yīng)。這個信號指明讀傳輸?shù)臓顟B(tài)：OKAY、EXOKAY、SLVERR、DECERR。RLAST設(shè)備讀事務(wù)傳送的最后一個數(shù)據(jù)。RVALID設(shè)備讀數(shù)據(jù)后效。1 =讀數(shù)據(jù)啟效。0 =讀數(shù)據(jù)無效。RREADY讀數(shù)據(jù)就緒。i =主機就緒0 =主機未就緒7、低功耗接口信號信號源描述C

15、SYSREQCLOCK controller系統(tǒng)低功耗請求。此信號來自系統(tǒng)時鐘控制 器，使外圍設(shè)備進入低功耗狀態(tài)。CSYSACK外圍設(shè)備低功耗請求應(yīng)答。CACTIVE外圍設(shè)備Clock active1 =外圍設(shè)備時鐘請求0 =外圍設(shè)備時鐘無請求第三章本章介紹主機/設(shè)備之間的握手過程以及 READY和VALD握手信號的關(guān)系 以及默認值。1、全部5個通道使用相同的VALID/READY握手機制傳輸數(shù)據(jù)及控制信息。傳 輸源產(chǎn)生VLAID信號來指明何時數(shù)據(jù)或控制信息有效。而目地源產(chǎn)生READY信號來指明已經(jīng)準(zhǔn)備好接受數(shù)據(jù)或控制信息。傳輸發(fā)生在VALID和READY信號同時為高的時候。VALID和REA

16、DY信號的出現(xiàn)有三種關(guān)系。(1) VALID先變高READY后變高。時序圖如下：Figure 3T VALID before READY handshake在箭頭處信息傳輸發(fā)生(2) READY先變高VALID后變高。時序圖如下:同樣在箭頭處信息傳輸發(fā)生(3) VALID和READY信號同時變高。時序圖如下:INFORMATION在這種情況下，信息傳輸立馬發(fā)生，如圖箭頭處指明信息傳輸發(fā)生2、通道之間的關(guān)系A(chǔ)CLKINFORMATIONVALIDREADYACLKINFORMATIONREADY jACLK VALIDREADYVALIDFigure 3-3 VALID with READY h

17、andshake地址、讀、寫和寫響應(yīng)通道之間的關(guān)系是靈活的。例如，寫數(shù)據(jù)可以出現(xiàn)在接口上早于與其相關(guān)聯(lián)的寫地址。也有可能寫數(shù)據(jù) 與寫地址在一個周期中出現(xiàn)。兩種關(guān)系必須被保持：(1)讀數(shù)據(jù)必須總是跟在與其數(shù)據(jù)相關(guān)聯(lián)的地址之后。(2)寫響應(yīng)必須總是跟在與其相關(guān)聯(lián)的寫事務(wù)的最后出現(xiàn)。3、通道握手信號之間的依賴性讀事務(wù)握手依賴關(guān)系如圖：Figure 3-4 Read transaction handshake dependencies(1)設(shè)備可以在ARVALID出現(xiàn)的時候在給出ARREADY信號，也可以先給出 ARREADY 信號，冉等待 ARVALID信號。(2)但是設(shè)備必須等待 ARVALID和

18、ARREADY信號都有效才能給出 RVALID 信號，開始數(shù)據(jù)傳輸。寫事務(wù)握手依賴關(guān)系如圖：Figure 3-5 Write transaction handshake dependencies(1)主機必須不能夠等待設(shè)備先給出 AWREADY或WREADY信號信號后再給 出信號 AWVALID 或 WVLAID 。(2)設(shè)備可以等待信號AWVALID或WVALID信號有效或者兩個都有效之后再 給出AWREADY信號。(3)設(shè)備可以等待AWVALID或WVALID信號有效或者兩個信號都有效之后再 給出WREADY信號。Note It is important ihat during a wri

19、te transact ion, a master must not wait for AWREADY to be asserted before driving WVALID. This could cause a deadlock condition if the slave is conversely waiting for WVALID before asserting AWREADY.第四章本章主要介紹AXI突發(fā)式讀寫的類型和在一次突發(fā)式讀寫事務(wù)內(nèi)如何計算地址和 byte lanes1、突發(fā)式讀寫的地址必須以4KB對齊。Bursts nmst not cross 4KB bounda

20、ries io prevent them troin crossing boundaries between slaves and to limit the size of the address incrementer required within slaves.2、信號AWLEN或信號ARLEN指定每一次突發(fā)式讀寫所傳輸?shù)臄?shù)據(jù)的個數(shù)具體信息如下圖：Table 4-1 Burst length encodingARLEN3:0NumberofAWLEN3:0data transfersbOOOO1bOOOI2bOOlO3bllOI14blllO15bill!163、ARSIZE信號或AWS

21、IZE信號指定每一個時鐘節(jié)拍所傳輸?shù)臄?shù)據(jù)的最大位 數(shù)。具體信息如下圖:Table 4-2 Burst size encodingARSIZE2:0AWSIZE2:0Bytes in transferb()()()1bOOl2bO 104bOU8bl 0016blOl32bl 1()64bl J 1128需要注意的是任何傳輸?shù)腟IZE都不能超過數(shù)據(jù)總線的寬度。4、AXI協(xié)議定義了三種突發(fā)式讀寫的類型：固定式的突發(fā)讀寫、增值式突發(fā)讀寫、包裝式突發(fā)讀寫。用信號 ARBURST或AWBURST來選擇突發(fā)式讀寫的類 型。具體信息如下圖：Table 4-3 Burst type encodingARBUR

22、ST1:0AWBURST1:0Burst typeDescrFptionAccessFIXEDJJixcd-address burstHHO-iypeI NCRlucre mem i ng-uddrexs burslNormal sequential memorybiOWRAPlucre nienl i ng-addj ess burst that wi'Eips to 弱 lower address at the wr;ip boundaryCache linehlReserved-(1)固定式突發(fā)讀寫是指地址是固定的，每一次傳輸?shù)牡刂范疾蛔?。這樣的突 發(fā)式讀寫是重復(fù)的對一個相同的位

23、置進行存取。例如FIFO。(2)增值式突發(fā)讀寫是指每一次讀寫的地址都比上一次的地址增加一個固定的 值。(3)包裝式突發(fā)讀寫跟增值式突發(fā)讀寫類似。包裝式突發(fā)讀寫的地址是包數(shù)據(jù)的低地址當(dāng)?shù)竭_一個包邊界。包裝式突發(fā)讀寫有兩個限制：起始地址必須以傳輸?shù)膕ize對齊。突發(fā)式讀寫的長度必須是2、4、8或者16。5、關(guān)于一些地址的計算公式。Start_Address主機發(fā)送的起始地址Number_Bytes 每一次數(shù)據(jù)傳輸所能傳輸?shù)臄?shù)據(jù) byte的最大數(shù)量Data_Bus_Bytes數(shù)據(jù)總線上面 byte lanes的數(shù)量Aligned_Address對齊版本的起始地址Burst_Length一次突發(fā)式讀寫

24、所傳輸?shù)臄?shù)據(jù)的個數(shù)Address_N每一次突發(fā)式讀寫所傳輸?shù)牡刂窋?shù)量，范圍是 2-16Wrap_Boundary包裝式突發(fā)讀寫的最低地址Lower_Byte_Lane 傳輸?shù)淖畹偷刂返?byte laneUpper_Byte_Lane傳輸?shù)淖罡叩刂返腷yte laneINT(x)對x進行向下取整下面是計算公式：Start_Address = ADDR一 , c ,cSIZENumber_Bytes = 2Burst_Length = LEN + 1Aligned_Address = (INT(Start_Address / Number_Bytes) ) x Number_BytesAddre

25、ss_1 = Start_AddressAddress_N = Aligned_Address + (N - 1) x Number_BytesWrap_Boundary = (INT(Start_Address / (Number_Bytes x Burst_Length)x (Number_Bytes x Burst_Length)如果有 Address_N = Wrap_Boundary + (Number_Bytes x Burst_Length)則后面的公式成立 Address_N = Wrap_Bounday第一次突發(fā)式讀寫：Lower_Byte_Lane = Start_Addr

26、ess - (INT(Start_Address / Data_Bus_Bytes)x Data_Bus_BytesUpper_Byte_Lane = Aligned_Address + (Number_Bytes - 1)-(INT(Start_Address / Data_Bus_Bytes) x Data_Bus_Bytes除了第一次讀寫之后的讀寫：Lower_Byte_Lane = Address_N - (INT(Address_N / Data_Bus_Bytes)x Data_Bus_BytesUpper_Byte_Lane = Lower_Byte_Lane + Number_

27、Bytes - 1DATA(8 x Upper_Byte_Lane) + 7 : (8 x Lower_Byte_Lane)。第五章本章描述了 AXI協(xié)議支持的系統(tǒng)級的Cache和保護單元。1、ARCACHE3:0和 AWCACHE3:0的編碼如下圖：WARACBTransaction attributes0000Noncacheable and notibuffer曲住0001Buftcrable only0010CacheablcT but do not allocate0011Cachcable and buffcrablc, but donot allocate0100Reserved

28、0I01Reserved0110 Cacheable write-through, alkKate on reads only011fCachcable write-back, all(x:ate on reads only1000 Reserved100Reserved10I0Cacheable write-through,tilloc軟te on writesonlyJ01ICacheable write-bnck, allocate on writes only1I0GReserved1101 Reserved1110 Cacheable write-ihmugh, allocate o

29、n both reads and writesIII Cacheable write back, allocate on both reads and writes在一些情況下，信號AWACAHE可以用來確定哪個部件來提供寫響應(yīng)。如果寫事務(wù)被指定為bufferable ,那么他接受來自橋或者系統(tǒng)級的cache提供的寫響應(yīng)。如果事務(wù)被指定為non-bufferable,那么寫響應(yīng)必須有最終目的源提供。2、AWPROT或者ARPROT信號提供三種級別的存取保護：(1)正常存取或者特權(quán)存取，ARPROT0和 AWPROT0(2)安全性存取或者沒有安全性存取，ARPROT1和AWPROT1(3)指令存

30、取或者數(shù)據(jù)存取ARPROT2和AWPROT2信號ARPROT2:0和 信號AWPROT2:0的編碼如下圖：Table 5-2 Protection encodingARPROT2:0AWPROT2:0Protection level01 = privileged access0 = normal access1 - nonsecurc access0 二 secure access1 = instruction access0 = data access第六章本章描述了 AXI協(xié)議工具的獨占式存取和鎖存取機制。1、當(dāng)對自動存取時能之后，可以通過信號 ARLOCK1:0或信號AWLOCK1:0來

31、配置獨占式存取和鎖存取。編碼如下圖:Table 6-1 Atomic access encodingARLOCK1:0AWLOCK1:0 Access typeb(X)Normal accessbOIExclusive accessbiOLocked accessbl 1Reserved我們通過信號ARLOCK1:0或AWLOCK1:0來選擇獨占式存取，用信號 RRESP1:0或BRESP1:0來指明獨占式存取的成功與否。2、主機在請求獨占式存取時，設(shè)備會返回兩個響應(yīng)分別是EXOKAY和OKAYEXOKAY是指設(shè)備支持獨占式存取，而 OKAY是指設(shè)備不支持獨占式存取。、 3、如果一個設(shè)備不支持

32、獨占式存取，可以忽略信號ARLOCK1:0和AWLOCK1:0。他必須提供OKAY響應(yīng)對正常式存取和獨占式存取。如果一個 設(shè)備要支持獨占式存取則必須有硬件監(jiān)視器。4、通過信號ARLOCK1:0或信號AWLOCK1:0對事務(wù)加鎖，需要確定只允許 主機存取設(shè)備區(qū)域直到一個未加鎖的事務(wù)從同一個主機完成。此處推薦鎖存取只用來支持 legacy devices5、推薦遵循下面兩天建議，但是不強制：(1)保持所有鎖事務(wù)序列都在相同的 4KB地址區(qū)域內(nèi)。(2)限制用瑣事務(wù)序列對兩個事務(wù)加鎖。第七章本章描述了 AXI讀寫事務(wù)的四個設(shè)備響應(yīng)。1、AXI協(xié)議對讀事務(wù)和寫事務(wù)都有響應(yīng)。對于讀事務(wù)，讀響應(yīng)與讀數(shù)據(jù)一起

33、發(fā) 送給主機，而寫事務(wù)將寫響應(yīng)通過寫響應(yīng)通道傳送。 AXI協(xié)議的響應(yīng)類型有 OKAY、 EXOKAY、 SLVERR、 DECERR。2、通過信號RRESP1:0和BRESP1:0來編碼響應(yīng)信號，具體如下圖:Table 7-1 RRESP1:0J and BRESP1:0J encodingRRESPL1:0BRESP1 ：0JResponseMeaningbOOOKAYNormal access okay indicates if a normal access has been successtuk Cara also indicate n exclusive acccsis iuilun

34、c.bOIBXOKAYExclusive access okay indicates (hat eilherilie read or write portion of an exclusive acces. has bttn 占mxessfuLbl()SLVERRSlave error is ued when the access, hus reached ihe slave 51Kx:七翼上1111弘 but the 工liive wishes to return an error condition to the originating masterbl IDECERRDecode eiT

35、ur is geiicralcd lypitally by an inlercunnect compuncnt to iiidicalc that (here is no slave at the transaclicn address.協(xié)議規(guī)定請求的需要傳輸?shù)臄?shù)據(jù)數(shù)量必須被執(zhí)行， 即使有錯誤報告。在一次突發(fā) 式讀寫的剩余數(shù)據(jù)不會被取消傳輸，即使有單個錯誤報告。3、AXI協(xié)議的四種響應(yīng)類型：正常存取成功、獨占式存取、設(shè)備錯誤、譯碼錯誤。AXI協(xié)議要求，在一個傳輸事務(wù)中的所有數(shù)據(jù)必須傳輸完成，即使有錯誤狀態(tài)發(fā)生。第八章本章描述AXI協(xié)議用事務(wù)ID tags來處理多地址和亂序傳輸。1、下面介紹5中

36、事務(wù)IDs：(1) AWID 這個ID tag是寫地址群組信號。(2) WID 這個是寫ID tag在寫事務(wù)中，與寫數(shù)據(jù)在一起，主機傳送一個 WID去匹配與地址相一致的 AWID。(3) BID 這個ID tag是寫響應(yīng)事務(wù)中。設(shè)備會傳送 BID去匹配與AWID 和WID相一致的事務(wù)。(4) ARID 這個ID tag是讀地址群組信號。(5) RID 這個ID tag是在讀事務(wù)中。設(shè)備傳送RID去匹配與ARID相一 致的事務(wù)。2、主機可以使用一個事務(wù)的 ARID或者AWID段提供的附加信息排序主機的需 要。事務(wù)序列規(guī)則如下：(1)從不同主機傳輸?shù)氖聞?wù)沒有先后順序限制。他們可以以任意順序完成。(

37、2)從同一個主機傳輸?shù)牟煌琁D事務(wù)，也沒有先后順序限制。他們可以以任意順序完成。(3)相同數(shù)值的AWID寫事務(wù)數(shù)據(jù)序列必須按照順序依次寫入主機發(fā)送的地址內(nèi)。(4)相同數(shù)值的ARID讀事務(wù)數(shù)據(jù)序列必須遵循下面的順序：當(dāng)從相同設(shè)備讀相同的ARID時，設(shè)備必須確保讀數(shù)據(jù)按照相同的地址順序接 受。當(dāng)從不同的設(shè)備讀相同的ARID時，接口處必須確保讀數(shù)據(jù)按照主機發(fā)送的相 同的地址順序。(5)在相同的AWID和ARID的讀事務(wù)和寫事務(wù)之間沒有先后順序限制。如果主機要求有順序限制，那么必須確保第一次事務(wù)完全完成后才開始執(zhí)行第二個事 務(wù)。3、當(dāng)一個主機接口與interconnect相連時，interconnec

38、t會在信號ARID、AWID、 WID段添加一位，每一個主機端口都是獨一無二的。這樣做有兩個影響：(1)主機不需要去知道其他主機的ID數(shù)值，因為interconnect是ID值是唯一的， 當(dāng)將主機number添加到段中。(2)在設(shè)備接口處的ID段的寬度要比主機接口處的ID段寬。對于讀數(shù)據(jù)，interconnect附加一位到RID段中，用來判斷哪個主機端口讀取數(shù) 據(jù)。Interconnect會移除RID段中的這一位在將RID的值送往正確的主機端口之 前。第九章本章描述了 AXI讀寫數(shù)據(jù)總線傳輸?shù)牟煌笮『徒涌谌绾斡米止?jié)不變 endian去握手混合 endian傳輸。1、Narrow傳輸，當(dāng)主機產(chǎn)

39、生的數(shù)據(jù)寬度小于數(shù)據(jù)總線寬度時，地址和控制信息 決定哪一個byte lanes為有效的數(shù)據(jù)。下面是兩個應(yīng)用 byte lanes的例子：Example 1:In Figure 9-2: the burst has five transfers the starting address is 0 each transfer is eight bits the transfers arc on a 32-bit bus.DATA7:0DATA15:BDATA23:16DATA(31i24DATA7:0Byte lane used1st transfer2nd transfer3rd transfe

40、r4th transfer5th transferFigure 9-2 Narrow transfer example with 8-bit transfersExample 2：In Figure 9-3; the burst has ihrce transfers the starting address is 4 each transfer is 32 bits the iransfers are on a 64-bit bus.DATA63:32JDATA31:0lDATA63:32Byte jana used1st transfer2nd transfer3rd transferFi

41、gure 9-3 Narrow transfer example with 32-bit transfers2、下面是一個數(shù)據(jù)不變性存取需求的數(shù)據(jù)結(jié)構(gòu)的例子。他包含頭信息，例如 source destination identifiers 這些信息是采用 little-endian 格式，但是 payload 是 big-endian字節(jié)流，具體情況如下圖：Desti-SourcePacketChecksum-nationPayloadData itemsPayloadPay loadPayload3124 238 70Figure 9-4 Example mixed-endian data

42、structure數(shù)據(jù)不變性確保在數(shù)據(jù)結(jié)構(gòu)中l(wèi)ittle-endian存取頭信息的部分不會破壞其他 big-endian 數(shù)據(jù)。第十章本章描述AXI協(xié)議不對齊握手傳輸。1、AXI協(xié)議允許主機使用低階地址行去標(biāo)示一個不對齊的起始地址在突發(fā)讀寫中。低階地址行的信息必須包含 byte lane strobes信息。2、下面是幾個例子來表明數(shù)據(jù)以對齊或者不對齊的地址為起始地址，分別在32位和64位數(shù)據(jù)總線上面?zhèn)鬏數(shù)那闆r。其中暗色的框表示沒有傳輸?shù)臄?shù)據(jù)。32101st transferAddress: 0x00Transfer size: 32 bits76542nd transferBurst typ

43、e: incrementingBurst length: 4 transfersBA983rd transferFEDC4th transfer32101st transferAddress: 0x01Transfer size: 32 bits76542nd transferBurst type: incrementingBurst length: 4 transfersBA983rd transferFEDC4th transfer32101st transferAddress: 0x0176542nd transferTransfer size: 32 bits Burst type:

44、incrementingBA983rd transferBurst length: 5 transfersFEDC4th transfer131211105th transfer76541st transferAddress: 0x07BA982nd transferTransfer size: 32 bits Burst type: incrementingFEDC3rd transferBurst length: 5 transfers131211104th transfer171615145th transfer3124 2316 158 70Figure 10-1 Aligned and unaligned word transfers on a 32-bit busAddress: ek。尋Transfer size： 32 bils Burst type： incrementing Buret length： 4 transfersAddress: Ox07Transfer size: 32 hits Burst type： incrementing Burst lenglh： 4 iransfensAddress: 0x07Transfer size: 32 bi Is Burst type： incrementing Burt len