實驗三、Quartus的基本使用ppt課件

1、實驗三、Quartus軟件的運用實驗?zāi)康膙熟習FPGA開發(fā)的根本流程v掌握數(shù)字集成軟件Quartus II工具的流程和運用，運用軟件進展簡單的邏輯電路的設(shè)計FPGA開發(fā)的根本流程設(shè)計思想：設(shè)計思想總是比設(shè)計言語重要，一個good idea總是可以把言語用的很靈敏設(shè)計輸入：調(diào)查數(shù)字電路功底和verilog語法根底仿真：保證設(shè)計功能正確綜合：將高層設(shè)計轉(zhuǎn)換為特定FPGA芯片中Primitives的網(wǎng)表適配：FPGA適配器對Primitives規(guī)劃布線配置器件：運用工具v復雜的系統(tǒng)設(shè)計離不開工具的支持，工具的選擇也很重要，選擇器件時需求思索vAltera：vQuartusII+SOPCBuilder

2、+Nios/Excalibur_arm922T+DSP Builder+SignalTap IIvXilinx：vISE+EDK+MicroBlaze/PowerPC405+vSysgen/AccelDSP+ChipScope學習工具vhelp file(內(nèi)容不多，幾十頁，英文大體都能看懂)、官網(wǎng)教程(用到時查看)vGoogle良師益友v/兩個不錯的論壇vbbs.eetop/ 電子頂級開發(fā)網(wǎng)論壇v192.168.3/嵌入式系統(tǒng)與集成電路設(shè)計實驗室論壇實驗室軟件環(huán)境v實驗室安裝Quartus II 9.1版本v桌面-EDA tools-Quartus II 9.1或開場-程序-Altera-Qu

3、artus II 9.1v/效力器上提供軟件下載，內(nèi)網(wǎng)(實驗室)ftp，eda目錄下設(shè)91版本和10.1版本，目前僅運用到quartus_window.exev外網(wǎng)(學校范圍內(nèi)) ftp192.168.3vv建立工程，選擇File-New Project Wizardv添加設(shè)計文件，如.v文件、.vhdl文件、.bdf文件等，可以暫不添加，v實驗設(shè)備選擇Cyclone系里的EP1C6Q240C8，vEP1C6Q240C8命名v前綴標識器件類型、類別+封裝+管腳+溫度范圍+速度等級+后綴特別闡明vEP：configuration設(shè)備vEP 1C6 Q 240 C 8v c

4、yclone設(shè)備，容量標識6，PQFP封裝，240管腳，商用溫度等級(0-85度)，速度等級8v第三方綜合、仿真、時序分析軟件的選擇，這里暫時默以為none即可工程報告v設(shè)計輸入v原理圖設(shè)計輸入、文本輸入、層次化設(shè)計、形狀圖輸入vFile-Newv原理圖輸入v選擇File-New，選擇Block Diagram/Schematic File單擊ok，v雙擊原理圖編輯器的空白處，彈出元器件庫的選擇對話框，v半加器的邏輯表達式vS = A BvCO = A & Bvprimitives中vbuffer:緩沖器vlogic:邏輯電路vother:電源和地信號vpin:引腳vstorage:觸

5、發(fā)器v選擇邏輯門，設(shè)計半加器電路并保管為half_adder.bdfv選擇File-Create/Update-Create Symbol File For Current File生成half_adder.bsf塊符號文件，以供其他設(shè)計調(diào)用(普通保管在Project中)v選擇File-Create/Update-Create HDL Design File For Current File生成half_adder.v文本文件，v文本輸入v選擇File-Verilog HDL File，設(shè)計半加器電路并保管為half_adder2.v(文件名一定要和模塊稱號一樣，否那么編譯的時候找不到實例模塊

6、)v經(jīng)過對1位半加器的例化實現(xiàn)1位全加器的設(shè)計v按照前面的方法生成1位全加器的方框符號圖v層次化設(shè)計輸入v將設(shè)計分成多個模塊，自頂向下或者自底向上進展設(shè)計v利用前面設(shè)計的1位全加器設(shè)計4位全加器v選擇File-New-Block Diagram/Schematic File，在Project中添加4個full_adder模塊，如以下圖所示v/連線和總線bus的區(qū)別v/輸入端X0.3、Y0.3，兩個點仿真、驗證v仿真工具：vAltera的quartus、Xilinx的ISE都自帶有仿真工具 v/不建議用自帶的仿真工具v第三方軟件vmodelsim：很不錯的一個第三方軟件，適宜本科生階段的學生運用

7、，后面的課再講vverdi：SpringSoftNovas的套件，與主流仿真工具配合，經(jīng)過PLI接口，為主流仿真工具添加新的“系統(tǒng)義務(wù) vVCS：v /verdi和VCS不要求掌握，深化研討時自學vv關(guān)鍵是testbench的設(shè)計v三種方式：v1、簡單測試v2、自測試v3、帶測試向量文件讀取的測試testbench的構(gòu)造如何驗證仿真結(jié)果v系統(tǒng)義務(wù)v$display,$monitor,$time,$finish,$stopv它們的運用和區(qū)別，練習、領(lǐng)會一下Quartus simulatorv可以仿真整個設(shè)計，也可以仿真設(shè)計的部分實體。v執(zhí)行仿真的時候，必需首先在用于功能仿真的Simulator

8、Tool中，運用Generate Funcitonal Simulation Netlist生成仿真網(wǎng)表，假設(shè)是執(zhí)行時序仿真的話，首先要對設(shè)計進展編譯v仿真之前，首先要在本人的工程下建立一個向量波形文件，選擇File-Verification/Debugging File-Vector Waveform File，v可以選擇Edit-End Time設(shè)置一下仿真時間v接下來添加輸入/輸出信號，Edit-Insert Node or Busv點擊list，將工程下的輸入、輸出端口列出，選擇需求查看的信號，選擇要設(shè)置的信號，利用工具欄中的工具進展設(shè)置v這里簡單設(shè)置一下，利用波形工具 對Cin采用了

9、10ns的時鐘波形，對X采用的5ns的時鐘波形，對Y采用的20ns的時鐘波形，仿真參數(shù)可以自行設(shè)置選擇Processing- Generate Funcitonal Simulation Netlist生成仿真網(wǎng)表，然后選擇Tools-Simulator Tool綜合(synthesis )v將HDL言語翻譯成最根本的與門、或門、非門、RAM、觸發(fā)器等根本邏輯單元的銜接關(guān)系(網(wǎng)絡(luò)表)vQuartus II工程編譯器，主要對工程設(shè)計進展檢查、邏輯綜合、構(gòu)造綜合、輸出結(jié)果的邏輯配置以及時序分析，同時將設(shè)計工程適配到FPGA/CPLD目的器件中。v工程編譯器vAnalysis & Synth

10、esis:把原始描畫轉(zhuǎn)化為邏輯電路映射到可編程器件中。vFitter:邏輯單元在目的芯片上的規(guī)劃布線vAssembler:構(gòu)成編程文件vTiming Analyzer:進展時序分析v/可單獨運轉(zhuǎn)，也可全程編譯Pin Planner運用vAssignmentsPin Planner，設(shè)置一個管腳位置約束v/下面是一個4位全加器的引腳綁定v 最后的引腳信息是保管在.qsf文件中的下載編程v將PC機上開發(fā)好的PLD編程文件下載到開發(fā)板上的PLD器件中！v以前常用的下載編程工具：v并口+JTAG，速度慢v如今大多采用USB口+中間支持硬件小容量CPLD+JTAG，USB-Blaster安裝v插入USB

11、接口，提示安裝驅(qū)動vusb-blaster位置C:altera91quartusdriversusb-blasterx32v選擇在列表中手動安裝，找到上述目錄即可下載編程vTREX-C1開發(fā)板支持兩種方式編程：v 1. usb blaster + JTAGv 2. usb blaster + Active Serialv 兩種方式切換：板上 Prog/Run 開關(guān)v 正常運轉(zhuǎn)或者JTAG下載編程時：Runv 配置EPCS1 flash器件時：Prog方式Usb blaster原理vUSB接口+USB接口芯片+低本錢可編程芯片 +Flash器件/JTAGvUSB接口芯片完成USB接口數(shù)據(jù)讀寫，將

12、編程數(shù)據(jù)傳送給后端低本錢PLDvPLD經(jīng)過簡單的邏輯，或?qū)⒕幊虜?shù)據(jù)經(jīng)過JTAG方式寫入/讀出主PLD芯片；或?qū)⒕幊虜?shù)據(jù)寫入單獨的FLASH器件，下次系統(tǒng)加電后，主PLD芯片從FLASH器件中讀取。詳細到TREX-C1開發(fā)板vUSB接口芯片：FT245BMv低本錢PLD器件：Altera MAX EPM3064A (44 pin TQFP封裝)vFLASH器件：EPCS11Mbitsv配置EP1C6需求1.167Mbits，需求做緊縮后配置JTAG方式編程步驟v方式選擇為：RUNv生成設(shè)計的SOF(SRAM Object File)編程文件vPower ONv選擇Tools-Programmer

13、時序分析v時序分析的主要作用就是察看FPGA內(nèi)部邏輯和布線的延時，驗證其能否滿足設(shè)計者的約束。功耗分析vPower:設(shè)計的一個重要性能Signaltap IIv內(nèi)嵌邏輯分析儀v捕獲并顯示實時信號的形狀v/支持多達1024個通道，采樣深度高達128Kb，每個分析儀均有10級觸發(fā)輸入/輸出，從而添加了采樣的精度。vSimulator:經(jīng)過仿真計算得出信號vSignatap II:跟蹤顯示實時信號v時序電路時，采集信號對信號進展跟蹤v網(wǎng)上的流程有很多，課本上的例子也可以，這里不詳細講解，建議寫個小代碼跑跑流程vQuartus工程的file typev/Quartus file type.mht文件，本人看一下，漸漸熟習各種文件組合電路v電路的輸出僅是當前輸入的函數(shù)，與先前值無關(guān)。與非門三態(tài)門單向總線雙向總線8-3編碼器將2的n次方個分別的信息以n個二進制碼表示v普通8-3編碼器v優(yōu)先編碼器真值表v8-3優(yōu)先編碼器3-8譯碼器vn個二進制選擇線，譯碼為2的n次方個數(shù)據(jù)v譯碼器代碼一v譯碼器代碼二v四選一電路選擇器復雜組合邏輯電路v經(jīng)過實例化8-3編碼器實現(xiàn)16-4編碼