TP3067芯片介紹

1、學(xué)號(hào)年級(jí)TP3067芯片介紹學(xué) 院:專(zhuān)業(yè):通信工程姓 名：指導(dǎo)教師：一、芯片原理芯片被設(shè)計(jì)為執(zhí)行發(fā)射編碼（A / D轉(zhuǎn)換）和接收解碼（D / A轉(zhuǎn) 換），以及發(fā)送和接收濾波函數(shù)在一個(gè) PCM系統(tǒng),并且意在模擬終端的 一個(gè)中使用PCM線或樹(shù)干.它們需要一個(gè)發(fā)送主時(shí)鐘和一個(gè)接收主時(shí) 鐘,可能是異步的（1.536兆赫,1.544 MHz,或2.048兆赫），發(fā)送和接收 數(shù)據(jù)時(shí)鐘，是同步的主時(shí)鐘（但可以從 64千赫變化到2.048兆赫）以 及傳輸和接收幀同步脈沖.該TP3064B和TP13064B含有專(zhuān)利的電路 來(lái)實(shí)現(xiàn)低傳輸信道空閑噪聲，因此不推薦的應(yīng)用中，在發(fā)送端的復(fù)合信 號(hào)均低于-55 dBm0T

2、P3067可以組成模擬用戶線與程控交換設(shè)備間的接口，包含有話音A律編解碼器。自調(diào)零邏輯。話音輸入放大器、RC濾波器、開(kāi)關(guān)電容低通濾波器、話音推挽功放等功能單元。TP3067具有完整的話音到PCM和PCM到話音的A律壓擴(kuò)編解碼功能。它的編碼和解碼 工作既可同時(shí)進(jìn)行，也可異步進(jìn)行。同步工作時(shí)，主時(shí)鐘加到MCLKx 端上，移位時(shí)鐘加到BCLKx端上，主時(shí)鐘的頻率通過(guò)BCLKXCLKSEL 選擇。如果BCLKXCLKSE口0,主時(shí)鐘為1536KHz或1544KHz,如 果BCLKXCLKSEL=1主時(shí)鐘為2048KHz。移位時(shí)鐘可以從64kHz 到2048KHz，需和主時(shí)鐘同步。在這種方式下，編解碼主

3、時(shí)鐘和移位時(shí)鐘相同異步工作時(shí)，MCLKx和BCLKx上均需2048KHz時(shí)鐘，兩者可以不 同步，但若要性能最佳，兩者應(yīng)該同步，同樣BCLYx和BCLKXCLKSEL 端上也要加入編碼和譯碼時(shí)鐘，分別用作編碼輸出和譯碼輸入的 PCM 碼流的移位時(shí)鐘，兩者均可以從 64kHz至U 2048KHz, FSX和FSR分 別為編碼和解碼的幀同步脈沖，F(xiàn)SX脈沖開(kāi)始一次編碼周期，并把上 次編碼的結(jié)果在BCLKx的上升沿從DX上移出，經(jīng)過(guò)8次移位后，DX 回到三態(tài)。FSR脈沖開(kāi)始解碼周期，PCM數(shù)據(jù)在BCLKR（同步方式中 為BCLKX*的下降沿鎖入接收寄存器，F(xiàn)SX和FSS的頻率均為8kHz。 TP306

4、7模擬語(yǔ)音輸入部分含有可用電阻調(diào)節(jié)的運(yùn)算放大器，RC預(yù)濾波器、開(kāi)關(guān)電容帶通濾波器和采樣保持電路，A/ D變換器（具有A律壓縮特性）。譯碼部分是通過(guò)具有A律擴(kuò)張?zhí)匦缘腄/ A變換器、五 級(jí)開(kāi)關(guān)電容低通濾波器等完成，通過(guò)功率放大器輸出，可以直接驅(qū)動(dòng) 線路變壓器，第一功放可將從譯碼濾波器輸出的士 2.5V電壓提升到士 3. 3V（負(fù)載為300Q）,第二級(jí)功放可對(duì)平衡負(fù)載再提高 6dB。TP3067 采用的是A律并帶有偶位取反的編碼方法。即：VIN= +2.5V,編碼為：10101010VIN= 0V,編碼為：11010101 或 01010101VIN= -2.5V , 編碼為：00101010芯片

5、引腳與功能TP3067內(nèi)部圖word教育資料u12021931S4175166157148139121011VE0VFXI-hVFXI - gsxJMLG循環(huán)tsxfsx dx BCLKX MCLKX“這巾包裝(WS)VPO+ANLG GNDVPO -VPIVFROVFSRDR 日CLKR/CLKSELMCLKR/PDN各管腳功能如下：1. VPO+接收功率放大器的非倒相輸出。2. GNDA模擬地，所有信號(hào)均以該引腳為參考點(diǎn)。3. VPO 接收功率放大器的倒相輸出。4. VPI接收功率放大器的倒相輸入。5. VFRO接收濾波器的模擬輸出。6. VCC 正電源引腳，VCC= +5V ±

6、 8%7. FSR接收幀同步脈沖，它啟動(dòng) BCLKR于是PCM數(shù)據(jù)接入DR,FSR為脈沖序歹U 8KHz8. DR接收幀數(shù)據(jù)輸入，PCM數(shù)據(jù)隨著前沿移入DR。9. BCLKRCLKSEL在FSR的前沿后把數(shù)據(jù)移入DR的位時(shí)鐘，其頻 率可從64KHz至2048KHZ,另一方面它也可能是一個(gè)邏輯輸入，以此為在同步模式中的主時(shí)鐘選擇頻率 1536KHz八1544KHZ或2048KHZ, BCLKR用在發(fā)送和接收兩個(gè)方向。£10. MCLKR PDN接收主時(shí)鐘，其頻率可以為1536MH八1544MH二 或2048MHz，它允許與MCLKx異步，但為了獲得最佳性能應(yīng)當(dāng)與MCLKR同，當(dāng)MCLK

7、R連續(xù)聯(lián)在低電位時(shí)，CLKx被選用為所有內(nèi) 部定時(shí)，當(dāng)MCLKR連續(xù)工作在高電位時(shí)，器件就處于掉電模式。11. MCLKY發(fā)送主時(shí)鐘，其頻率可以是 1536KHzV1544KHz2048KHz, 它允許與MCLKR同步，同步工作能實(shí)現(xiàn)最佳性能。12. BCLKx把PCM數(shù)據(jù)從Dx上移出的位時(shí)鐘，其頻率可從64KHz變 至2048KHz,但必須與 MCLKx同步。13. DX由FSx啟動(dòng)的三態(tài)PCM數(shù)據(jù)輸出14. FSX發(fā)送幀同步脈沖輸入，它啟動(dòng) BCLKx并使Dx上PCM數(shù)據(jù)移 出Dx。15. TSx漏極開(kāi)路輸出端，它在編碼時(shí)隙輸出低電平。16. ANLB(ANLG膜擬環(huán)回路控制輸入，在正常工

8、作時(shí)必須置為邏輯0”，當(dāng)拉到邏輯1'時(shí),發(fā)送濾波器和發(fā)送前置放大器輸出的連接線被斷開(kāi)，改為和接收功率放大器的 VPO+輸出連接。17. GSx發(fā)送輸入放大器的模擬輸出。用來(lái)在外部調(diào)節(jié)增益。£18. VFXI-發(fā)送輸入放大器的倒相輸入。19. VFXI+發(fā)送輸入放大器的非倒相輸入。20. VBB 負(fù)電源引腳，VBB=-5V ± 5%三、芯片功能說(shuō)明1 .工作過(guò)程TP3067在一個(gè)芯片內(nèi)部集成了編碼電路和譯碼電路，是一個(gè)單 路編譯碼器。其編碼速率為2.048MHz,每一幀數(shù)據(jù)為8位，幀同步 信號(hào)為8KHz。模擬信號(hào)在編碼電路中，經(jīng)過(guò)抽樣、量化、編碼，最 后得到PCM編碼

9、信號(hào)。在單路編譯碼器中，經(jīng)變換后的PCM碼是在 一個(gè)時(shí)隙中被發(fā)送出去的，在其他的時(shí)隙中編譯碼器是沒(méi)有輸出的， 即對(duì)一個(gè)單路編譯碼器來(lái)說(shuō)，它在一個(gè) PCM幀（32個(gè)時(shí)隙）里，只 在一個(gè)特定的時(shí)隙中發(fā)送編碼信號(hào)。 同樣，譯碼電路也只是在一個(gè)特 定的時(shí)隙（此時(shí)隙應(yīng)與發(fā)送時(shí)隙相同，否則接收不到PCM編碼信號(hào)） 里才從外部接收PCM編碼信號(hào)，然后進(jìn)行譯碼，經(jīng)過(guò)帶通濾波器、 放大器后輸出。2 .上電當(dāng)開(kāi)始上電瞬間，加壓復(fù)位電路啟動(dòng) COMBO并使它處于掉電狀 態(tài)，所有非主要電路失效，而 Dx、VFRR VP0-、VP0+均處于高阻狀 態(tài)。為了使器件上電，一個(gè)邏輯低電平或時(shí)鐘脈沖必須作用在 MCLKRPDN弓I腳上，并且PSx和FSR脈沖必須存在。于是有兩種電 控制模式可以利用。在第一種MCLKRPDN引腳電位被拉高。在另一 種模式中使FSx和FSR二者的輸入均連續(xù)保持低電平，在最后一個(gè) FSx或FSR脈沖后相隔2ms左右，器件將進(jìn)入掉電狀態(tài)。一旦第一個(gè)FSx和FSR脈沖出現(xiàn)，上電就會(huì)發(fā)生。四、TP3067芯片應(yīng)用1 .用戶線路集中器2 .用于數(shù)字傳輸和線路接口 T1載波,P