數(shù)字電路復(fù)習(xí)題(共13頁)

1、數(shù)字電路復(fù)習(xí)題（選擇、填空、判斷）第一章 數(shù)制與碼制選擇題1. 與十進(jìn)制數(shù)（53）10等值的數(shù)為（ A ）A. (100111)2 B. (110101)2C. (25 )16 D. (33)162. 十進(jìn)制數(shù)25用8421BCD碼表示為（ B ）A. 10101 B. 00100101 C. 11001 D. 101010003. 在下列一組數(shù)中，最大數(shù)是（ C ）A. (258)10 B. (100000010)2 C. (103)16 D. (001001011000)8421BCD4. 十-二進(jìn)制轉(zhuǎn)換： （25.7）10（ C ）2A. 11011.1011 B. 11001.1001

2、 C. 11001.1011 D. 11011.10015. 將十進(jìn)制數(shù)35表示為8421BCD碼是（ C ）A. 100011 B. 100011 C. 110101 D. 11010006. 將二進(jìn)制數(shù)11001.01轉(zhuǎn)換為十進(jìn)制數(shù)是（ B ）A. 20.25 B. 25.25 C. 25.2 D. 25.17. 十二進(jìn)制轉(zhuǎn)換：（117）10（ A ）2A. 1110101 B. 1110110 C. 1100101 D. 110101判斷題1. 數(shù)字信號是離散信號，模擬信號是連續(xù)信號。 （ ）2. 格雷碼具有任何相鄰碼只有一位碼元不同的特性。 （ ）3. 8421碼又稱BCD碼，是十進(jìn)制

3、代碼中最常用的一種。8421碼屬于恒權(quán)碼。 （ ）4. 直接對模擬量進(jìn)行處理的電子線路稱為數(shù)字電路。 （ X ）填空題1.自然界物理量按其變化規(guī)律的特點可分為兩類，為 模擬量 和 數(shù)字量 。 2. 數(shù)字信號的特點是在 時間上 和 數(shù)量上 都是離散變化的。 3. (167)10=（ 10100111 ）2 =（ 000101100111 ）8421BCD。 4. (193)10=（ C1 ）16 =（ 000110010011 ）8421BCD。 5. 二進(jìn)制數(shù)01011001對應(yīng)的十六進(jìn)制數(shù) （ 59 ）16 ，表示十進(jìn)制數(shù)是 89 。 6. BCD余3碼100001011001對應(yīng)的十進(jìn)制數(shù)

4、 526 ，表示成BCD8421碼是 010100100110 。7. （101101）2 =（ 45 ）10=（ 01000101 ）8421BCD。 第二章 邏輯代數(shù)基礎(chǔ)選擇題1. 在何種輸入情況下，“或非”運算的結(jié)果是邏輯1。 （ C ）A. 全部輸入是1 B. 任一輸入是1 C. 全部輸入是0 D. 僅一輸入是02. 在何種輸入情況下，“與非”運算的結(jié)果是邏輯0。 （ C ）A. 全部輸入是0 B. 任一輸入是0 C. 全部輸入是1 D.僅一輸入是0 3. 邏輯代數(shù)中，基本邏輯運算是 （ B ）A.異或、同或 B.與、或、非 C.加減乘除 D.與非、或非、與或非 4. 邏輯代數(shù)中，基本

5、邏輯運算是 （ B ）A.與非、或非、與或非 B.與、或、非 C.交換律、分配律、結(jié)合律 5. 下面邏輯式中，正確的是 （ B ）A. AB=AB+AB B. A+AB=A C. (A+B)= A+B D.A+1=A 6. 下面邏輯式中，正確的是 （ B ）A. AB=AB+AB B. (A+B+C) = ABC C. (ABC) = ABC D. A+BC=A 7. 下面邏輯式中，不正確的是 （ C ）A. (AB)=AB+AB B. A+BC=(A+B)(A+C) C. (ABC) = ABC D. (A+B+C) = ABC 8. 關(guān)于最簡與或式描述正確的是 （ B ）A. 和標(biāo)準(zhǔn)與或式

6、是同一個概念 B. 表達(dá)式中乘積項最少,且每個乘積項的變量個數(shù)最少 C. 和最小項之和表達(dá)式是同一個概念 D. 每個函數(shù)的最簡與或式都是唯一的 9. 最簡與或式的標(biāo)準(zhǔn)是 （ C ）A. 表達(dá)式中乘積項最多,且每個乘積項的變量個數(shù)最多 B. 表達(dá)式中乘積項最少,且每個乘積項的變量個數(shù)最多 C. 表達(dá)式中乘積項最少,且每個乘積項的變量個數(shù)最少 D. 表達(dá)式中乘積項最多,且每個乘積項的變量個數(shù)最多 10. 下列最小項中哪一項不是AB CD的相鄰項 （ C ）A. ABCD B.ABCD C. ABCD D. ABCD 11. 邏輯項AB CD的相鄰項是 （ A ）A. ABCD B. ABCD C.

7、 ABCD D. ABCD 12. 根據(jù)A(B+C)=AB+AC，可得A+BC=(A+B)(A+C)，其中使用了 （ D ）A. 德.摩根定理 B.代入定理 C. 反演定理 D. 對偶定理 13. 根據(jù)A+AB=A，可得A+ABCD=A，其中使用了 （ A ）A. 代入定理 B. 反演定理 C. 對偶定理 D. 德.摩根定理 14. （ C ）是分析和設(shè)計數(shù)字電路的重要工具，利用它可以把實際問題抽象為邏輯函數(shù)來描述，來解決邏輯電路的設(shè)計和分析問題。A. 卡諾圖 B. 算術(shù)代數(shù) C. 邏輯代數(shù) D. 組合邏輯 15. 邏輯函數(shù)中的最小項，（ B ）。A. 任何兩個不同的最小項乘積為1。 B. 所

8、有最小項的“和”等于1。 C. 所有最小項的乘積為1 。 D. 任何兩個不同的最小項的“和”為0。16. 卡諾圖是利用基本公式（ A ）實現(xiàn)多變量函數(shù)化簡 A. AB+AB=A B. (A+B)=A·B C. A+A=1 D. A+B=B+A 17. （ A ）是利用基本公式AB+AB=A實現(xiàn)多變量函數(shù)化簡A. 卡諾圖 B. 邏輯圖 C. 狀態(tài)轉(zhuǎn)換圖 D. 電路圖 18. 如圖所示，函數(shù)Y=AB+ABC+ABC的卡諾圖化簡法表示正確的是( C )A.(a)正確 B.(b)正確 C.(c)正確 D.(d)正確 19. 如圖所示，函數(shù)Y=BC+ABC+ABC的卡諾圖化簡法表示正確的是(

9、C )A.(a)正確 B.(b)正確 C.(c)正確 D.(d)正確 判斷題1. 數(shù)字電路中用“1”和“0”分別表示兩種狀態(tài),二者無大小之分。 （ ）2. AB+BC+AC可化簡為AB+BC。 （ X ）3. B+AC+A(BC) 可化簡為A+B+C。 （ ）4. A+1=A （ X ）5. 四個“與非”門可組成一個“異或”門 （ X ）6. 條件ABC=0且ABC=0可以寫成ABC+ABC=0 （ ）7. ABC+ABC=AC （ ）8. 因為邏輯表達(dá)式A+B+AB=A+B成立，所以AB=0成立。 （ X ）9. 異或函數(shù)與同或函數(shù)在邏輯上互為對偶函數(shù)。 （ ）填空題1. 邏輯函數(shù)式Y(jié)=A（

10、B+C）·1的對偶式是 A+BC+0 .2. 利用反演定理，已知Y=A（B+C）,求反函數(shù)Y= A+BC .3. （A+B+C）= m( 0 ) = M( 1,2,3,4,5,6,7 )。第三章 門電路選擇題1. 場效應(yīng)管包括三極，分別是 （ B ）。A. 發(fā)射極、基極、集電極 B. 源極、漏極、柵極 C. 截止區(qū)、飽和區(qū)、放大區(qū) 2. 晶體三極管包括三極，分別是 （ A ）。A. 發(fā)射極、基極、集電極 B. 源極、漏極、柵極 C. 截止區(qū)、飽和區(qū)、放大區(qū) 3. TTL電路在正邏輯系統(tǒng)中，以下各種輸入中相當(dāng)于輸入邏輯“1” （ A ）。A. 懸空 B. 通過電阻50接地 C. 通過電

11、阻510接地 D.接地 4. TTL電路在正邏輯系統(tǒng)中，以下各種輸入中相當(dāng)于輸入邏輯“0”的是 ( D )A. 懸空 B. 通過電阻2.7k接電源 C. 通過電阻2.7k接地 D. 通過電阻510接地 5. CMOS集成電路比TTL集成電路具有（ B ）特點，是目前應(yīng)用廣泛的集成電路之一。A. 功耗高 B. 電壓控制、功耗低 C. 集成度大6. 數(shù)字器件是利用半導(dǎo)體的（ B ），按其工藝結(jié)構(gòu)不同分為TTL器件和CMOS器件。 A. 飽和區(qū) B. 開關(guān)特性 C. 放大區(qū) D. 截止區(qū) 7. 74系列TTL電路如下圖所示，則圖中的輸出狀態(tài)Y為（ A ）A. 高電平 B. 低電平C. 高阻態(tài) 8.

12、如圖所示，該電路圖是一個 ( B ) A. 反相器 B. 傳輸門 C. 漏極開路門 D. 三態(tài)門 判斷題1. 半導(dǎo)體二極管具有單向?qū)щ娦?（ ）填空題1. 漏極開路門的英文縮寫為 OD 門，集電極開路門的英文縮寫為 OC 門2. 數(shù)字集成電路中， TTL 集成電路采用雙極型三極管作為開關(guān)器件；CMOS集成電路采用 MOS 管作為開關(guān)器件。3. 門電路的輸入、輸出高電平賦值為 1 ，低電平賦值為 0 ，這種關(guān)系稱為正邏輯關(guān)系。4. 門電路的輸入、輸出高電平賦值為 0 ，低電平賦值為 1 ，這種關(guān)系稱為負(fù)邏輯關(guān)系。5. 三極管可工作在 截止 區(qū)、放大區(qū)和 飽和 區(qū)。第四章 組合邏輯電路選擇題1.

13、全加器是指 ( B )。A. 兩個同位的二進(jìn)制相加 B. 兩個同位的二進(jìn)制數(shù)及來自低位的進(jìn)位三者相加 C. 兩個同位的二進(jìn)制相與 2. 半加器是指 ( B )。A. 兩個同位的二進(jìn)制相與 B. 兩個同位的二進(jìn)制相加 C. 兩個同位的二進(jìn)制數(shù)及來自低位的進(jìn)位三者相加 3. 用四選一數(shù)據(jù)選擇器實現(xiàn)函數(shù)Y=A1A0+A1A0，則 （ D ）。A. D0=D1=1，D2=D3=0 B. D0=D2=1，D1=D3=0 C. D0=D1=0，D2=D3=1 D. D0=D2=0，D1=D3=1 4. 組合邏輯電路和時序邏輯電路的最大區(qū)別是 （ D ）。A. 電路中晶體管的工作狀態(tài) B. 電路所處理的信號

14、 C. 構(gòu)成電路的半導(dǎo)體器件 D. 電路是否有記憶能力 5. 組合邏輯電路和時序邏輯電路比較，其差異在于后者 （ B ）。A. 有時鐘信號 B. 包含存儲電路 C. 輸出只與當(dāng)時輸入有關(guān) D.輸出與當(dāng)時輸入無關(guān) 6. 組合電路中，消除競爭冒險的常用方法有 ( D ) 。A. 引入封鎖脈沖，引入選通脈沖 B.接入濾波電容 C. 修改邏輯設(shè)計增加冗余項 D. A,B和C都是 7. 組合電路的分析是指 （ C ）。A. 已知邏輯要求，求解邏輯圖的過程 B. 已知函數(shù)表達(dá)式，求解邏輯圖的過程 C. 已知邏輯圖，求解邏輯功能的過程 8. 十六路數(shù)據(jù)選擇器，其地址輸入(選擇控制輸入)端有（ ）個 （ B

15、）。A. 8 B. 4 C. 16 D. 2 9. 四路數(shù)據(jù)選擇器，其地址輸入(選擇控制輸入)端有（ ）個 （ B ）A. 1 B. 2 C. 3 D. 410. 屬于組合邏輯電路的部件是 ( A )A. 譯碼器 B. 寄存器 C. 觸發(fā)器 D. 計數(shù)器 11. 在下列邏輯電路中，不是組合邏輯電路的是 （ C ）A. 編碼器 B. 加法器 C. 寄存器 D. 譯碼器12. 組合邏輯電路由基本的與、非、或電路組成，不是組合邏輯電路的是 （ C ） A. 編碼器 B. 譯碼器 C. 計數(shù)器 D. 加法器 13. 數(shù)字集成電路按制造工藝不同分類有雙極型TTL和CMOS型，按（ A ）區(qū)分有組合邏輯電

16、路和時序邏輯電路。A. 邏輯功能 B. 制造工藝 C. 輸出結(jié)構(gòu) D. 規(guī)模大小 判斷題1. 組合邏輯電路中存在競爭不一定存在冒險。 （ ）2. 組合邏輯電路結(jié)構(gòu)上的特點是既包含門電路，還包含存儲單元。 （ X ）3. 組合邏輯電路的輸出不僅取決于該時刻的輸入，還與電路原來的狀態(tài)有關(guān)。 （ X ）4. 中規(guī)模集成組合邏輯電路附加的控制端，既可用于控制電路的狀態(tài)，又可作為輸出信號的選通輸入端，還能用作擴(kuò)展電路功能。 （ ）5. 并行加法器比串行加法器運算速度快。 （ ）6. 設(shè)計多位并行加法器時，采用先行進(jìn)位方法的目的是提高運算速度。 （ ）7. 由邏輯門構(gòu)成的電路一定是組合邏輯電路。 （ X

17、）8. 組合邏輯電路中產(chǎn)生競爭冒險的主要原因是輸入信號受到尖峰干擾。 （ X ）9. 8421BCD可直接連接七段顯示數(shù)碼管進(jìn)行十進(jìn)制數(shù)顯示 （ X ）10. 組合邏輯電路一定要有記憶單元，可以沒有輸入邏輯變量 （ X ）11. 組合邏輯電路不含有記憶功能的邏輯器件。 （ ）12. 編碼是譯碼的逆過程 （ ）13. 組合電路有可能存在競爭-冒險現(xiàn)象 （ ）14. 組合邏輯電路中存在競爭就一定存在冒險。 （ X ）15. 組合邏輯電路設(shè)計一定要考慮競爭冒險現(xiàn)象，因為當(dāng)兩個輸入信號同時向相反的邏輯電平跳變時，輸出時會產(chǎn)生尖峰脈沖干擾。 （ X ）16. 四路數(shù)據(jù)選擇器，其地址輸入(選擇控制輸入)端

18、有2個 （ ）17. 并行加法器采用先行進(jìn)位（并行進(jìn)位）的目的是簡化電路結(jié)構(gòu)。 （ X ）18. 十六路數(shù)據(jù)選擇器，其地址輸入(選擇控制輸入)端有4個。 （ ）填空題1. 根據(jù)邏輯功能的不同特點，把數(shù)字電路分為兩大類，一類為 組合邏輯 電路，另一類為 時序邏輯 電路。2. 組合邏輯電路由基本的 與 、 或 、 非 門電路組成，可實現(xiàn)邏輯運算功能。3. 與普通編碼器相對應(yīng)的是 優(yōu)先 編碼器；與串行進(jìn)位加法器相對應(yīng)的是 并行 加法器。4. 譯碼 是編碼的反操作；目前常用的編碼器有普通編碼器和 優(yōu)先編碼器 5. 8選1的數(shù)據(jù)選擇器，地址線有 3 條。第五章 觸發(fā)器選擇題1. （ A ）觸發(fā)器沒有時鐘

19、CP輸入。A. SR鎖存器 B. JK觸發(fā)器 C. D 觸發(fā)器 D.主從觸發(fā)器 2. 主從觸發(fā)器中，主觸發(fā)器在CP1期間其狀態(tài)只變化一次的是（ A ）。A. 主從JK觸發(fā)器 B. 主從SR觸發(fā)器 C. D 觸發(fā)器 D. 所有主從觸發(fā)器 3. 對于JK觸發(fā)器，若J=K，則可完成（ D ）觸發(fā)器的邏輯功能。A. SR B. T C. D D. T4. JK觸發(fā)器Q端在CP作用下實現(xiàn)0轉(zhuǎn)換為1，對輸入信號JK的要求為 ( A ) A. 1X B. X0 C. OO D. X15. JK觸發(fā)器Q端在CP作用下實現(xiàn)1轉(zhuǎn)換為0，對輸入信號JK的要求為 ( D ) A. 1X B. X0 C. OO D.X

20、16. 下列觸發(fā)器，有約束條件的是 ( B ) A. 邊沿D觸發(fā)器 B. 同步RS觸發(fā)器 C. 主從JK觸發(fā)器 D. 邊沿JK觸發(fā)器 7. 下列觸發(fā)器，沒有約束條件的是 ( D )A. 基本RS觸發(fā)器 B. 同步RS觸發(fā)器 C. 主從RS觸發(fā)器 D. 邊沿JK觸發(fā)器 8. 有與非門組成的SR鎖存器不允許輸入的變量組合SR為 （ A ）A. OO B. O1 C. 10 D. 119. 時鐘有效邊沿到來時，輸出狀態(tài)和輸入信號相同的觸發(fā)器叫 ( C ) A. RS觸發(fā)器 B. T觸發(fā)器 C. D觸發(fā)器 D. JK觸發(fā)器 10. 和門電路一樣，（ C ）也是構(gòu)成各種復(fù)雜、數(shù)字系統(tǒng)的一種基本邏輯單元，

21、它有兩個穩(wěn)定狀態(tài)，在外界信號作用下，可以從一個穩(wěn)態(tài)轉(zhuǎn)變?yōu)榱硪粋€穩(wěn)態(tài)；無外界信號作用時，狀態(tài)保持不變。因此，可以作為二進(jìn)制存儲單元使用，又叫做半導(dǎo)體存儲單元。A. 計數(shù)器 B. 異或門 C. 觸發(fā)器 D. 編碼器 11.僅具有置“0”和置“1”功能的觸發(fā)器是 （ C ）A.SR鎖存器 B. 鐘控RS觸發(fā)器 C. D觸發(fā)器 D. JK觸發(fā)器 12. 僅具有保持和翻轉(zhuǎn)功能的觸發(fā)器是 （ B ）A. RS觸發(fā)器 B. T觸發(fā)器 C. D觸發(fā)器 D. JK觸發(fā)器 13. TTL集成觸發(fā)器異步置0端（RD）和異步置1端（SD）在觸發(fā)器正常工作時應(yīng)（ B ）A. RD=1，SD=0 B. RD=1，SD=1

22、 C. RD=0，SD=1 D. RD=0，SD=0 判斷題1. 主從JK觸發(fā)器、邊沿JK觸發(fā)器和同步JK觸發(fā)器的邏輯功能不相同。 （ X ）2. 凡是采用主從SR結(jié)構(gòu)的觸發(fā)器，無論其邏輯功能如何，一定是脈沖觸發(fā)方式。 （ ）3. RS觸發(fā)器的約束條件RS=0表示不允許出現(xiàn)R=S=0的輸入。 （ X ）4. 邊沿觸發(fā)器的次態(tài)僅取決于時鐘信號的上升沿或下降沿到達(dá)時輸入的邏輯狀態(tài)。 （ ）5. 主從JK觸發(fā)器輸出只能由0變?yōu)?，不能由1變?yōu)?。 （ X ）6. 邊沿JK觸發(fā)器輸出由0變?yōu)?，其對J、K的要求必須分別是1、0。 （ X ）7. 要使JK觸發(fā)器在時鐘作用下的次態(tài)與現(xiàn)態(tài)相反，JK端取值應(yīng)

23、為11。 （ ）8. 主成JK觸發(fā)器和邊沿JK觸發(fā)器的邏輯符號完全一樣 （ X ）9. JK觸發(fā)器可轉(zhuǎn)換成D觸發(fā)器，但D觸發(fā)器不能轉(zhuǎn)換成JK觸發(fā)器. （ X ）10. 主從JK觸發(fā)器中的主觸發(fā)器，在CP1期間其狀態(tài)能且只能變化一次。 （ ）填空題1. 若用觸發(fā)器組成某十一進(jìn)制加法計數(shù)器，需要 4 個觸發(fā)器，有 5 個無效狀態(tài)。2. 一個觸發(fā)器具有 2 個穩(wěn)定狀態(tài)，能存 1 位二進(jìn)制數(shù)。3. 觸發(fā)器的基本特點之一是具有兩個穩(wěn)定狀態(tài)： 0 狀態(tài)和 1 狀態(tài)。4. 兩個與非門構(gòu)成的SR鎖存器的功能有 保持 、 置1 、 置0 。電路中不允許兩個輸入端同時為 0 ，否則將出現(xiàn)邏輯混亂。5. JK觸發(fā)器

24、具有 保持、置0、置1、翻轉(zhuǎn) 功能。使JK觸發(fā)器實現(xiàn)Q*= Q的功能，則輸入端 J= 1，K=1 。 6. D觸發(fā)器的輸入端有 1 個，具有 置0和置1 功能。 7. JK觸發(fā)器特性方程為 Q*=JQ+KQ ，觸發(fā)器特性方程為 Q*=D 。8. 觸發(fā)器規(guī)定Q=1，Q=0時為觸發(fā)器的 1 狀態(tài)。Q=0，Q=1時為觸發(fā)器的 0 狀態(tài)。第六章 時序邏輯電路選擇題1. 時序邏輯電路按電路輸出信號的特性可分為Mealy 型和Moore型，其中Moore型時序電路的輸出取決于 ( D )。A. 與現(xiàn)態(tài)和外輸入均無關(guān) B. 既與現(xiàn)態(tài)也與外輸入有關(guān) C. 僅與當(dāng)前外輸入有關(guān) D. 僅決定于電路的現(xiàn)態(tài) 2. 同

25、步時序電路和異步時序電路比較，其差異在于后者 ( B )A. 沒有穩(wěn)定狀態(tài) B. 沒有統(tǒng)一的時鐘脈沖控制 C. 沒有觸發(fā)器 D. 輸出只與內(nèi)部狀態(tài)有關(guān) 3. 時序邏輯電路的輸出不僅與當(dāng)前輸入有關(guān)，而且還取決于存儲電路 （ B ）A. 當(dāng)前的狀態(tài) B. 過去的狀態(tài) C. 以后的狀態(tài) D. 現(xiàn)在的狀態(tài) 4. 設(shè)集成十進(jìn)制加法計數(shù)器的初態(tài)為Q3Q2Q1Q0=0001，則經(jīng)過5個CP脈沖以后計數(shù)器的狀態(tài)為( A )。A. O110 B. O000 C. O101 D. 1001 5. 寄存器是一種（ D ）。A. 基本組合電路 B. 脈沖電路 C. 基本門電路 D. 基本時序電路 6. 四個觸發(fā)器可以

26、構(gòu)成的計數(shù)器的最大計數(shù)長度（進(jìn)制數(shù)）為（ B ）。A. 4 B. 16 C. 8 D. 27. Moore型時序電路的輸出 ( A ) A. 僅決定于電路的現(xiàn)態(tài) B. 僅與當(dāng)前外輸入有關(guān) C. 既與現(xiàn)態(tài)也與外輸入有關(guān) D. 與現(xiàn)態(tài)和外輸入均無關(guān) 8. Mealy型時序電路的輸出 ( C )A. 僅決定于電路的現(xiàn)態(tài) B. 僅與當(dāng)前外輸入有關(guān) C. 既與現(xiàn)態(tài)也與外輸入有關(guān) D. 與現(xiàn)態(tài)和外輸入均無關(guān) 9. 下列單元電路中，屬于時序邏輯電路的是 （ A ）。A. 計數(shù)器 B. 譯碼器 C. 編碼器 D. 加法器 10. 時序邏輯電路一定有記憶單元，不是時序邏輯電路的是 （ C ） A. 計數(shù)器 B.

27、 移位寄存器 C. 加法器 D. 555定時器 11. 時序邏輯電路一定有記憶單元，不是時序邏輯電路的是 （ B ）A. 計數(shù)器 B. 編碼器 C. 定時器 D. 寄存器 12. 描述時序邏輯電路的次態(tài)/現(xiàn)態(tài)邏輯功能用 （ C ）A. 真值表 B. 卡諾圖 C. 狀態(tài)轉(zhuǎn)換圖或狀態(tài)轉(zhuǎn)換表 13. 描述（ ）的次態(tài)/現(xiàn)態(tài)邏輯功能用狀態(tài)轉(zhuǎn)換圖或狀態(tài)轉(zhuǎn)換表。 （ C ）A. 組合電路 B. 邏輯電路 C. 時序電路 D. 邏輯圖 14. 余三循環(huán)碼是一種變形碼，其特點是相鄰的兩個代碼之間僅有一位狀態(tài)不同，應(yīng)用在計數(shù)器設(shè)計時，譯碼時不會發(fā)生（ D ）現(xiàn)象 A. 串行移位 B. 移位 C. 溢出 D. 競

28、爭冒險15. （ A ）是一種變形碼，其特點是相鄰的兩個代碼之間僅有一位狀態(tài)不同，應(yīng)用在計數(shù)器設(shè)計時，譯碼時不會發(fā)生競爭冒險現(xiàn)象A. 余三循環(huán)碼 B. 8421碼 C. BCD碼 D. 格雷碼 16. 如圖所示，由同步計數(shù)器74LS160構(gòu)成的是 ( A )。A. 7進(jìn)制 B. 8進(jìn)制 C. 9進(jìn)制 D. 10進(jìn)制 17. 圖中所示電路，是用74LS192異步清零功能構(gòu)成的N進(jìn)制計數(shù)器，其N= （ D ）。A. 10 B. 9 C. 7 D. 6 18. 如圖所示，由四位二進(jìn)制同步計算器74LS161構(gòu)成的是 ( A ) A. 10進(jìn)制 B. 11進(jìn)制 C. 12進(jìn)制 D. 13進(jìn)制 19.

29、如圖所示，由四位二進(jìn)制同步計算器74LS161構(gòu)成的是. ( D )A. 5進(jìn)制 B. 10進(jìn)制 C. 16進(jìn)制 D. 11進(jìn)制 判斷題 1.把一個3進(jìn)制計數(shù)器與一個10進(jìn)制計數(shù)器串聯(lián)可得到13進(jìn)制計數(shù)器。 （ X ）2.一個三位二進(jìn)制計數(shù)器，其模為8。 （ ）3.一個四位二進(jìn)制計數(shù)器，其模為8。 （ X ）4.把一個5進(jìn)制計數(shù)器與一個10進(jìn)制計數(shù)器串聯(lián)可得到15進(jìn)制計數(shù)器。 （ ）5.寄存器是一種基本時序電路。 （ X ）6.寄存器都不具有移位功能。 （ X ）7.異步時序電路具有統(tǒng)一的時鐘控制。 （ X ）8.只由邏輯門也可構(gòu)成的時序邏輯電路。 （ ）9.異步計數(shù)器不需要時鐘信號。 （ X

30、 ）10.移位寄存器不具有串并行轉(zhuǎn)換的功能。 （ X ）11.異步計數(shù)器一般結(jié)構(gòu)比同步計數(shù)器簡單，但速度比同步計數(shù)器慢。 （ ）12.計數(shù)器除用于對時鐘脈沖計數(shù)外，還可用于分頻。 （ ）13.在Moore型電路中，輸出信號僅僅取決于存儲電路的狀態(tài)。 （ ）14.在Mealy型電路中，輸出信號僅僅取決于存儲電路的狀態(tài) （ X ）15.模16計數(shù)器需四個觸發(fā)器。 （ ）16.時序電路有可能存在競爭-冒險現(xiàn)象。 （ ）17.寄存器是一種基本時序電路。 （ ）18.寄存器是一種基本組合電路。 （ X ）19.時序邏輯電路含有記憶功能的邏輯器件。 （ ）填空題1. 描述一個時序邏輯電路的功能，必須使用三

31、個方程式，它們是輸出方程、 驅(qū)動 方程和 狀態(tài)方程。2. 組合邏輯電路的基本單元是 門電路 ，時序邏輯電路的基本單元是 觸發(fā)器 。3. 寄存器按照功能不同可分為兩類，其中移位寄存器具有 存儲代碼 功能和 移位 功能。4. 時序邏輯電路可分為 同步邏輯電路 和 異步邏輯電路 兩大類。5. 若用觸發(fā)器組成某十三進(jìn)制加法計數(shù)器，需要 4 個觸發(fā)器，有 3 個無效狀態(tài)。6. 異步時序邏輯電路可分為兩類，分別是 脈沖 異步時序邏輯電路和 電平 異步時序邏輯電路。7. 構(gòu)成六進(jìn)制計數(shù)器最少要采用 3 位觸發(fā)器，這時構(gòu)成的電路有 6 個有效狀態(tài) 2 個無效狀態(tài)。8. 使用4個觸發(fā)器構(gòu)成的計數(shù)器最多有 16

32、個有效狀態(tài)。9. 4位二進(jìn)制加法計數(shù)器現(xiàn)時的狀態(tài)為0111，當(dāng)下一個時鐘脈沖到來時，計數(shù)器的狀態(tài)變?yōu)?000.第七章 半導(dǎo)體存儲器選擇題1. 動態(tài)隨機存儲器即 （ C ）A. ROM B. SRAM C. DRAM D. PROM 2. 靜態(tài)隨機存儲器即 （ B ）A. ROM B. SRAM C. DRAM D. PROM 3. 儲器具有8根地址線和8根雙向數(shù)據(jù)線，則該存儲器的容量為 （ C ）。A. 8×3 B. 8×8 C. 256×8 D. 256×256 4. 半導(dǎo)體存儲器中，電路結(jié)構(gòu)簡單，在斷電后數(shù)據(jù)不會丟失的存儲器是 （ B ）。A. SR

33、AM B. ROM C. DRAM 5. 只讀存儲器ROM中的內(nèi)容，當(dāng)電源斷掉后又接通，存儲器中的內(nèi)容 ( B )A. 不可預(yù)料 B. 保持不變 C. 全部為1 D. 全部為0 6. 隨機存取存儲器RAM具有功能是 ( D )A. 只寫 B. 無讀/寫 C. 只讀 D. 讀/寫 7. 半導(dǎo)體存儲器由存儲矩陣，（ D ）組成A. 寄存器 B. 譯碼器 C. 譯碼器和寄存器 D. 地址譯碼器和輸入輸出電路 8. 半導(dǎo)體存儲器從存取功能上分類有 （ C ）。A. PLD 和CPLD B. TTL和 CMOS C. RAM和ROM 判斷題1. 所有的半導(dǎo)體存儲器在運行時都具有讀和寫的功能。 （ X ）

34、2. ROM和RAM中存入的信息在電源斷掉后都不會丟失。 （ X ）3. MOS電路具有功耗低集成度高的優(yōu)點，目前大容量的存儲器都采用MOS工藝制作。（ ）4. 快閃存儲器是只讀存儲器的一種。 （ ）1（填空）存儲器容量的擴(kuò)展的兩種方式是 字?jǐn)U展 方式和 位擴(kuò)展 方式。第八章 可編程邏輯器件選擇題1. 下列可編程邏輯器件中，屬于低密度PLD的是（ B ）。A. CPLD B. PAL C. FPGA D. EPLD 2. 下列可編程邏輯器件中，屬于高密度PLD的是（ B ）。A. GAL B. FPGA C. PAL3. 下列可編程器件名稱錯誤的是 ( A )。A. PLD可編程陣列邏輯 B. PAL可編程陣列邏輯 C. GAL通用陣列邏輯 D. FPGA現(xiàn)場可編程門陣列 4. 下列說法錯誤的是( B )A. FPLA與邏輯陣列和或邏輯陣列都可編程。 B.PAL與邏輯陣列固定而或邏輯陣列可編程。 C. GAL含有可編程的輸出邏輯宏單元(OLMC)。 D. FPGA電路不具有與-或邏輯陣列結(jié)構(gòu)。5. 可重復(fù)進(jìn)行編程的可