VirtuosoLayoutEditorPPT學(xué)習(xí)課件學(xué)習(xí)課程

1、Outline 版圖編輯 Contacts的定義和使用 層操作 Pcell的安裝和使用 Multipart paths的定義和應(yīng)用 版圖驗(yàn)證 DRACULA LVS第1頁(yè)/共79頁(yè)第一頁(yè)，編輯于星期日：七點(diǎn) 三十四分。Contacts的定義和使用第2頁(yè)/共79頁(yè)第二頁(yè)，編輯于星期日：七點(diǎn) 三十四分。Contacts+=poly1contactmetal1p1到m1的連接+=metal1viametal2m1到m2的連接第3頁(yè)/共79頁(yè)第三頁(yè)，編輯于星期日：七點(diǎn) 三十四分。Contacts第4頁(yè)/共79頁(yè)第四頁(yè)，編輯于星期日：七點(diǎn) 三十四分。Contacts+=+=+=poly1contactm

2、etal1metal1viametal2activecontactmetal1p2com1m2nsdco psdco第5頁(yè)/共79頁(yè)第五頁(yè)，編輯于星期日：七點(diǎn) 三十四分。ContactsencByLayer1encByLayer2layer2 purpose2layer1 purpose1viaLayer viaPurposeDot pin indicating connectivity第6頁(yè)/共79頁(yè)第六頁(yè)，編輯于星期日：七點(diǎn) 三十四分。Contacts第7頁(yè)/共79頁(yè)第七頁(yè)，編輯于星期日：七點(diǎn) 三十四分。ContactssymContactDevice(; (name viaLayer v

3、iaPurpose layer1 purpose1 layer2 purpose2; w l (row column xPitch yPitch xBias yBias) encByLayer1 ; encByLayer2 legalRegion) (m1m2 via1 drawing metal1 drawing metal2 drawing 0.7 0.7 (1 1 1.5 1.5 center center) 0.4 0.4 _NA_) (nsdco contact drawing metal1 drawing active drawing 0.6 0.6 (1 1 1.2 1.2 ce

4、nter center) 0.4 0.4 _NA_) (psdco contact drawing metal1 drawing active drawing 0.6 0.6 (1 1 1.2 1.2 center center) 0.4 0.4 _NA_) (p2co contact drawing metal1 drawing poly1 drawing 0.6 0.6 (1 1 1.2 1.2 center center) 0.4 0.4 _NA_)第8頁(yè)/共79頁(yè)第八頁(yè)，編輯于星期日：七點(diǎn) 三十四分。Contacts例子：修改p2co，將m1對(duì)co改為最小包圍symContactDev

5、ice(; (name viaLayer viaPurpose layer1 purpose1 layer2 purpose2; w l (row column xPitch yPitch xBias yBias) encByLayer1 ; encByLayer2 legalRegion) (p2co contact drawing metal1 drawing poly1 drawing 0.6 0.6 (1 1 1.2 1.2 center center) 0.3 0.4 _NA_)0.4 = 0.3第9頁(yè)/共79頁(yè)第九頁(yè)，編輯于星期日：七點(diǎn) 三十四分。Contacts最后ok第10頁(yè)/

6、共79頁(yè)第十頁(yè)，編輯于星期日：七點(diǎn) 三十四分。Contacts按o鍵，create contact生成contact array (5x5)m1+m2第11頁(yè)/共79頁(yè)第十一頁(yè)，編輯于星期日：七點(diǎn) 三十四分。層操作第12頁(yè)/共79頁(yè)第十二頁(yè)，編輯于星期日：七點(diǎn) 三十四分。層操作第13頁(yè)/共79頁(yè)第十三頁(yè)，編輯于星期日：七點(diǎn) 三十四分。層操作第14頁(yè)/共79頁(yè)第十四頁(yè)，編輯于星期日：七點(diǎn) 三十四分。層操作12345m2m1p11: metal1 AND metal2 = poly12: metal1 ANDNOT metal2 = poly13: metal1 OR metal2 = poly1

7、4: metal1 XOR metal2 = poly15: metal1 GROWBY 0.4 = poly1方法：先選中要操作的層，然后點(diǎn)擊create layer generation第15頁(yè)/共79頁(yè)第十五頁(yè)，編輯于星期日：七點(diǎn) 三十四分。12active層操作1: active GROWBY 0.6 = pimp2: active GROWBY 0.6 = nimp例：注入?yún)^(qū)最后由active統(tǒng)一擴(kuò)展而成，而不用在版圖設(shè)計(jì)中一一編輯第16頁(yè)/共79頁(yè)第十六頁(yè)，編輯于星期日：七點(diǎn) 三十四分。層操作121: contact GROWBY 0.4 = poly12: contact GRO

8、WBY 0.3 = metal1第17頁(yè)/共79頁(yè)第十七頁(yè)，編輯于星期日：七點(diǎn) 三十四分。Pcell的安裝和使用第18頁(yè)/共79頁(yè)第十八頁(yè)，編輯于星期日：七點(diǎn) 三十四分。安裝Pcell在CIW（命令注釋窗口）輸入以下內(nèi)容：setSkillPath(cons(prependInstallPath(“samples/ROD/rodPcells”) getSkillPath() load(“install/spcLoadInstall.il”) spcInstall() 注意大小寫不要弄錯(cuò)！快捷方法：選中并 ctrl+c，然后在CIW中點(diǎn)擊中鍵，就可以把復(fù)制的內(nèi)容粘貼過(guò)去，最后回車第19頁(yè)/共79頁(yè)

9、第十九頁(yè)，編輯于星期日：七點(diǎn) 三十四分。安裝PcellWelcome Window繼續(xù)前閱讀這部分內(nèi)容下一步，ok則終止安裝第20頁(yè)/共79頁(yè)第二十頁(yè)，編輯于星期日：七點(diǎn) 三十四分。安裝Pcell這里只選擇了最常用的nmos/pmos，你也可以同時(shí)選上其他選項(xiàng)，大家可回去練習(xí)第一步：選擇要安裝的Devices第21頁(yè)/共79頁(yè)第二十一頁(yè)，編輯于星期日：七點(diǎn) 三十四分。安裝Pcell一般將Pcell安裝在工藝庫(kù)中，供所有設(shè)計(jì)庫(kù)共用第二步：選擇目標(biāo)庫(kù)第22頁(yè)/共79頁(yè)第二十二頁(yè)，編輯于星期日：七點(diǎn) 三十四分。安裝Pcell自動(dòng)彈出層定義窗口Required: 必須指定Optional: 可不指定第

10、三步：定義所用到的層第23頁(yè)/共79頁(yè)第二十三頁(yè)，編輯于星期日：七點(diǎn) 三十四分。安裝Pcell按右圖的選項(xiàng)依次定義好后按OK，然后在 welome to the 窗口按 next，進(jìn)入下一步第24頁(yè)/共79頁(yè)第二十四頁(yè)，編輯于星期日：七點(diǎn) 三十四分。安裝Pcell自動(dòng)彈出規(guī)則定義窗口，根據(jù)設(shè)計(jì)規(guī)則分別設(shè)定各項(xiàng)值，然后按OK，在第四步窗口按next第四步：確定設(shè)計(jì)規(guī)則第25頁(yè)/共79頁(yè)第二十五頁(yè)，編輯于星期日：七點(diǎn) 三十四分。安裝Pcell第五步：直接點(diǎn)擊next第26頁(yè)/共79頁(yè)第二十六頁(yè)，編輯于星期日：七點(diǎn) 三十四分。安裝Pcell第六步：提示找到安裝devices所需的文件，直接點(diǎn)擊nex

11、t第27頁(yè)/共79頁(yè)第二十七頁(yè)，編輯于星期日：七點(diǎn) 三十四分。安裝Pcell第七步：依照默認(rèn)選項(xiàng)，直接點(diǎn)擊next第28頁(yè)/共79頁(yè)第二十八頁(yè)，編輯于星期日：七點(diǎn) 三十四分。安裝Pcell第八步：把上面定義的內(nèi)容存入工藝文件最后按OK完成安裝！第29頁(yè)/共79頁(yè)第二十九頁(yè)，編輯于星期日：七點(diǎn) 三十四分。使用Pcell版圖編輯，按i鍵增加的Pcells第30頁(yè)/共79頁(yè)第三十頁(yè)，編輯于星期日：七點(diǎn) 三十四分。使用Pcell利用Pcell生成W=5u; L=0.6u M=2 的PMOS管第31頁(yè)/共79頁(yè)第三十一頁(yè)，編輯于星期日：七點(diǎn) 三十四分。使用PcellFlatten Pcell后，pcel

12、l就被打散為各個(gè)部分，在此基礎(chǔ)上對(duì)其進(jìn)行加工，可得到一些不規(guī)則的版圖設(shè)計(jì)Flatten過(guò)程：選中要flatten的devices - Edit - Hierarchy - Flatten第32頁(yè)/共79頁(yè)第三十二頁(yè)，編輯于星期日：七點(diǎn) 三十四分。例：Flatten & adjust第33頁(yè)/共79頁(yè)第三十三頁(yè)，編輯于星期日：七點(diǎn) 三十四分。Multipart paths的定義和應(yīng)用第34頁(yè)/共79頁(yè)第三十四頁(yè)，編輯于星期日：七點(diǎn) 三十四分。Multipart pathsmetal1contactactivepimpMaster pathSub paths定義Multipart path

13、s的目的在于提高版圖編輯效率：1. 一次性拉出符合設(shè)計(jì)規(guī)則的多個(gè)圖形；2. 調(diào)整master path, sub paths自動(dòng)隨之調(diào)整Guardring第35頁(yè)/共79頁(yè)第三十五頁(yè)，編輯于星期日：七點(diǎn) 三十四分。Multipart pathsMaster path按F3第36頁(yè)/共79頁(yè)第三十六頁(yè)，編輯于星期日：七點(diǎn) 三十四分。Multipart pathsSubparts:*offset subpaths*enclosure subpaths*sets of subrectangle第37頁(yè)/共79頁(yè)第三十七頁(yè)，編輯于星期日：七點(diǎn) 三十四分。Multipart paths第38頁(yè)/共79頁(yè)

14、第三十八頁(yè)，編輯于星期日：七點(diǎn) 三十四分。Multipart paths第39頁(yè)/共79頁(yè)第三十九頁(yè)，編輯于星期日：七點(diǎn) 三十四分。Multipart paths第40頁(yè)/共79頁(yè)第四十頁(yè)，編輯于星期日：七點(diǎn) 三十四分。Multipart paths第41頁(yè)/共79頁(yè)第四十一頁(yè)，編輯于星期日：七點(diǎn) 三十四分。Multipart pathsTemplate里增加了pguradring第42頁(yè)/共79頁(yè)第四十二頁(yè)，編輯于星期日：七點(diǎn) 三十四分。Multipart paths在pguardring的基礎(chǔ)上修改生成nguardringName: pguardring 改為 nguardring第43頁(yè)

15、/共79頁(yè)第四十三頁(yè)，編輯于星期日：七點(diǎn) 三十四分。Multipart paths刪去subpath: pimp，添加 subpath: nimp第44頁(yè)/共79頁(yè)第四十四頁(yè)，編輯于星期日：七點(diǎn) 三十四分。Multipart paths將nguardring的定義存入工藝文件第45頁(yè)/共79頁(yè)第四十五頁(yè)，編輯于星期日：七點(diǎn) 三十四分。Multipart pathsTemplate里增加了nguradring第46頁(yè)/共79頁(yè)第四十六頁(yè)，編輯于星期日：七點(diǎn) 三十四分。Multipart paths 除了定義guardring以外，multipart paths還常用于定義以下結(jié)構(gòu)： Busses

16、 Contact arrays transistors第47頁(yè)/共79頁(yè)第四十七頁(yè)，編輯于星期日：七點(diǎn) 三十四分。Multipart pathsMaster pathSub parts第48頁(yè)/共79頁(yè)第四十八頁(yè)，編輯于星期日：七點(diǎn) 三十四分。Multipart pathsMaster pathSubpaths調(diào)整master path, subpaths自動(dòng)隨之一起調(diào)整第49頁(yè)/共79頁(yè)第四十九頁(yè)，編輯于星期日：七點(diǎn) 三十四分。一個(gè)例子Wp=10uWn=4uM=1Wp=10uWn=4uM=2Wp=10uWn=4uM=4VinVout應(yīng)用Contacts，pcells，和Multipart p

17、aths來(lái)畫出反向驅(qū)動(dòng)鏈的版圖，體會(huì)這些功能對(duì)提高版圖編輯效率的作用：所有MOS管子用最小溝道長(zhǎng)度第50頁(yè)/共79頁(yè)第五十頁(yè)，編輯于星期日：七點(diǎn) 三十四分。版圖驗(yàn)證DRACULA LVS第51頁(yè)/共79頁(yè)第五十一頁(yè)，編輯于星期日：七點(diǎn) 三十四分。Full-custom verification flowLayoutstream outGDS II DraculaLPELVSERCDRCDraculaCommandFilesLPE NetlistTape OutHspicePostlayout SimulationSchematicNetlistText & graphic error

18、reports這里主要指晶體管級(jí)設(shè)計(jì)，后仿真采用Spice工具第52頁(yè)/共79頁(yè)第五十二頁(yè)，編輯于星期日：七點(diǎn) 三十四分。for LVS, LPEFlow of running Dracula PDRACULACommand FileProcessorCDL NetlistGDS II DatabaseLOGLVSCDL OutLVSLOGIC.DATCommand F / jxrun.subRun FileDracula ProgramText & Graphic error reportsStream OutCommand FileErrorsLayoutSchematic第53頁(yè)

19、/共79頁(yè)第五十三頁(yè)，編輯于星期日：七點(diǎn) 三十四分。Command FileCommand filesHeadingDescription BlockInput Layer BlockOperation BlockDefine database name, format, I/O informationDefine input layer number text sequence, connectionDefine layer operation verification typeDracula是按批處理方式工作的驗(yàn)證工具，其執(zhí)行的一系列命令都在命令文件中，文件結(jié)構(gòu)為：第54頁(yè)/共79頁(yè)第五十

20、四頁(yè)，編輯于星期日：七點(diǎn) 三十四分。修改 DRC Command File*descriptionsystem= gds2primary = drclvs indisk= drclvs.gds outdisk = drclvs.out scale= 0.001 micresolution= 0.05 micprintfile= drcpr定義Dracula使用GdsII格式Cell名和對(duì)應(yīng)的stream out后的gdsii文件名，為了避免經(jīng)常修改，最好固定為一個(gè)名字，對(duì)每個(gè)cell進(jìn)行驗(yàn)證，都先save as為這個(gè)名字的cell輸出的error gdsii第55頁(yè)/共79頁(yè)第五十五頁(yè)，編輯于

21、星期日：七點(diǎn) 三十四分。DRC Verification取得DRC Command file修改DRC Command fileStream out (GDSII)cd ./verifyPDRACULA:/g drc:/Tool - Dracula interactive一般為工藝廠商提供見(jiàn)第三講課件Command file文件名第56頁(yè)/共79頁(yè)第五十六頁(yè)，編輯于星期日：七點(diǎn) 三十四分。修改 LVS Command File*descriptionsystem= gds2primary= drclvsindisk= drclvs.gdsoutdisk = drclvs.outscale= 0

22、.001 micresolution= 0.05 micprintfile = lvsprmode= exec nowschematic= LVSLOGIC.DAT定義Dracula使用GdsII格式Cell名和對(duì)應(yīng)的stream out后的gdsii文件名，為了避免經(jīng)常修改，最好固定為一個(gè)名字，對(duì)每個(gè)cell進(jìn)行驗(yàn)證，都先save as為這個(gè)名字的cell擴(kuò)展名為lvs，即lvspr.lvs為Text error reportsLOGLVS處理后的網(wǎng)表第57頁(yè)/共79頁(yè)第五十七頁(yè)，編輯于星期日：七點(diǎn) 三十四分。LVS VerificationCDL NetlistGDS II Databas

23、eLOGLVSCDL OutLVSLOGIC.DAT查看lvspr.lvsStream OutLayoutSchematic修改LVS Command filecd ./verifyPDRACULA:/g lvs:/取得LVS Command fileCdl out的網(wǎng)表，Stream out的gdsii file，Command file等最好都放在一個(gè)專用目錄下，如/project/verify第58頁(yè)/共79頁(yè)第五十八頁(yè)，編輯于星期日：七點(diǎn) 三十四分。LVS的例子Layout vs. Schematic以第三講中的第一個(gè)版圖設(shè)計(jì)作業(yè)為例lab:task1:schematiclab:tas

24、k1:layout第59頁(yè)/共79頁(yè)第五十九頁(yè)，編輯于星期日：七點(diǎn) 三十四分。Layout上加pin和label Creat - pin Creat - Label 注意：metal1上的pin和label要用mt1txt層；metal2上的pin和label要用mt2txt層第60頁(yè)/共79頁(yè)第六十頁(yè)，編輯于星期日：七點(diǎn) 三十四分。查看lvs command file*descriptionmodel= mosn,n mosp,p bjtpv,q dionp,dmodel= resnw,r respd,r resnd,r resp1,r resp2,rmodel= resm1,r resm2

25、,r resm3,rmodel= cappp,c capng,c capmm,c表示nmos的模型名為n，pmos的模型名為p；而cdl out后，nmos, pmos的模型名分別為nm和pm針對(duì)晶體管第61頁(yè)/共79頁(yè)第六十一頁(yè)，編輯于星期日：七點(diǎn) 三十四分。修改lvs command file*descriptionmodel= mosnm,n mospm,p bjtpv,q dionp,dmodel= resnw,r respd,r resnd,r resp1,r resp2,rmodel= resm1,r resm2,r resm3,rmodel= cappp,c capng,c ca

26、pmm,c; define active devices(mos/bipolar transistors, diodes)element mosnmngatepy1nsdpsub; nmos transistorelement mospmpgatepy1psdnwl; pmos transistorn - nm p - pm針對(duì)晶體管第62頁(yè)/共79頁(yè)第六十二頁(yè)，編輯于星期日：七點(diǎn) 三十四分。查看lvs command file*descriptionmodel= mosn,n mosp,p bjtpv,q dionp,dmodel= resnw,r respd,r resnd,r resp1

27、,r resp2,rmodel= resm1,r resm2,r resm3,rmodel= cappp,c capng,c capmm,c電阻有很多種，模型名各不相同注意：cdl out的網(wǎng)表里電阻的模型名為rp針對(duì)電阻第63頁(yè)/共79頁(yè)第六十三頁(yè)，編輯于星期日：七點(diǎn) 三十四分。查看lvs command file*description*input-layerres= 62 ; high ohm resistor protection area*operation; definition of resistor id layersandnwell rnwlnwlres; nwell res

28、istorandncomprpycmpndres; ncomp resistorandpcomprpycmppdres; pcomp resistorandpoly1rpycmppy1res ; poly1 resistorandpoly2rpycmppy2res; poly2 resistorandmetal1rmt1mt1res; metal1 resistorandmetal2rmt2mt2res ; metal2 resistor針對(duì)電阻定義了高阻層，卻沒(méi)有高阻電阻的定義！第64頁(yè)/共79頁(yè)第六十四頁(yè)，編輯于星期日：七點(diǎn) 三十四分。修改lvs command file*operatio

29、n; definition of resistor id layersandnwellrnwlnwlres; nwell resistorandncomprpycmpndres; ncomp resistorandpcomp rpycmppdres; pcomp resistorandpoly1rpycmppy1res; poly1 resistorandpoly2respy2res; poly2 resistorandmetal1rmt1mt1res; metal1 resistorandmetal2rmt2mt2res; metal2 resistor; define passive de

30、vices(resistors, capacitors)element resp2 py2respy2 ; poly2 resistor parameterresp2 996針對(duì)電阻rpycmp - res，將poly2 resistor定義為高阻電阻原來(lái)為6.0，這里改為高阻的方塊電阻第65頁(yè)/共79頁(yè)第六十五頁(yè)，編輯于星期日：七點(diǎn) 三十四分。到現(xiàn)在為止，關(guān)于上華lvs command file修改完畢！要注意：1）cdl out的電阻模型名為rp，lvs中的高阻電阻名為p2，這可對(duì) cdl out 網(wǎng)表中的模型名修改為p2以取得一致；2）對(duì)于其他類型的電阻、電容、二極管等，根據(jù)上面的過(guò)程，

31、自行對(duì)lvs command file 或 cdl out網(wǎng)表進(jìn)行修改3）一般不要對(duì)廠商提供的command file的*operation部分進(jìn)行修改，前面的修改試圖讓大家更好地理解其意思3）大家要仔細(xì)查看上華提供的command file，可能不能全部理解，但試圖盡可能地去讀懂其內(nèi)容第66頁(yè)/共79頁(yè)第六十六頁(yè)，編輯于星期日：七點(diǎn) 三十四分。cdl out窗口的設(shè)置輸出文件的路徑和文件名第67頁(yè)/共79頁(yè)第六十七頁(yè)，編輯于星期日：七點(diǎn) 三十四分。cdl out窗口的設(shè)置（續(xù)）如果選擇none，則在LOGLVS處理后會(huì)找不到電阻、電容等器件！第68頁(yè)/共79頁(yè)第六十八頁(yè)，編輯于星期日：七點(diǎn)

32、三十四分。導(dǎo)出的網(wǎng)表電阻的model名檢查設(shè)置部分電路網(wǎng)表部分第69頁(yè)/共79頁(yè)第六十九頁(yè)，編輯于星期日：七點(diǎn) 三十四分。執(zhí)行LOGLVS 在verify目錄下，啟動(dòng)LOGLVS cd /project/verify LOGLVS 回車后，屏幕上會(huì)提示command summary，我們用到的主要是cir filename, con cellname, summary, exit 在屏幕提示ENTER COMMAND后，輸入： cir task1.cdl con task1 sum x即summary，用于報(bào)告網(wǎng)表中的元件種類個(gè)個(gè)數(shù)即exit執(zhí)行這些命令后，得到LVSLOGIC.DAT第70頁(yè)

33、/共79頁(yè)第七十頁(yè)，編輯于星期日：七點(diǎn) 三十四分。Stream out GDSII 導(dǎo)出GDSII文件 在layout editor窗口，將編輯的版圖另存為lab : drclvs : layout 導(dǎo)出 GDSII文件 CIW窗口，點(diǎn)擊File Export stream彈出stream out 窗口 點(diǎn)擊 library browser，選擇 lab : drclvs : layout 在 Output File 中填寫目錄 ./verify OK第71頁(yè)/共79頁(yè)第七十一頁(yè)，編輯于星期日：七點(diǎn) 三十四分。執(zhí)行LVS驗(yàn)證 Dracula設(shè)計(jì)規(guī)則檢查(LVS) 進(jìn)檢查目錄 cd /proje

34、ct/verify 用PDRACULA編譯command file PDRACULA /get lvs 或簡(jiǎn)單地 /g lvs /finish 或簡(jiǎn)單地 /f 執(zhí)行上一步生成的rule file 執(zhí)行完后得到報(bào)告文件：lvspr.lvs第72頁(yè)/共79頁(yè)第七十二頁(yè)，編輯于星期日：七點(diǎn) 三十四分。查看lvspr.lvs* REDUCE (LAYOUT) SUMMARY REPORT * * STATISTICS AFTER REDUCE * MOS BJT RES INV DIODE CAP SDWI PDWI SUPI 1 0 1 0 0 0 0 0 0 * REDUCE (SCHEMATIC

35、) SUMMARY REPORT* STATISTICS AFTER REDUCE * MOS BJT RES INV DIODE CAP SDWI PDWI SUPI 1 0 1 0 0 0 0 0 0這兩部分分別給出shematic和layout中元件的類型和數(shù)量，兩部分必須完全一致！第73頁(yè)/共79頁(yè)第七十三頁(yè)，編輯于星期日：七點(diǎn) 三十四分。查看lvspr.lvs1 * * CORRESPONDENCE NODE PAIRS * * SCHEMATICS LAYOUT PAD TYPE GND! 1 GND 1 G VDD! 2 VDD 7 P IN 3 IN 4 I OUT 4 OUT 2 O *TOTAL = 4* NUMBER OF VALID CORRESPONDENCE NODE PAIRS = 2這部分給出相互對(duì)應(yīng)的I/O，layout所標(biāo)的pin和label應(yīng)全部被DRACULA抓讀，并與shematic一一對(duì)應(yīng)！(Ground pad)(Power pad)(Input pad)(Output pad)第74頁(yè)/共79頁(yè)第七十四頁(yè)，編輯于星期日：七點(diǎn) 三十四分。查看lvspr.lvs1 * * LVS DEVICE MATCH SUMMARY * * NUMBER OF UN-MATCHED SCHEMATI