課題設(shè)計(jì)一個(gè)四位全加器,進(jìn)位輸出是快速進(jìn)位位

1、電子設(shè)計(jì)自動化課程實(shí)驗(yàn)報(bào)告學(xué)號： 08291117 姓名 : 圖爾蓀。依明 班級：電氣 0804 任課老師：李景新EDA第二次實(shí)驗(yàn)報(bào)告第二次實(shí)驗(yàn)報(bào)告組合電路設(shè)計(jì)（一）課題：設(shè)計(jì)一個(gè)四位全加器，進(jìn)位輸出是快速進(jìn)位位一、實(shí)驗(yàn)內(nèi)容設(shè)計(jì)一個(gè)四位的全加器，進(jìn)位輸出是快速進(jìn)位位；二、實(shí)驗(yàn)設(shè)計(jì)及過程（1）設(shè)計(jì)思路快速進(jìn)位加法器，也就是超前進(jìn)位加法器， 其原理簡單地說 就是使各位的進(jìn)位直接由加數(shù)和被加數(shù)來決定， 即有如下邏輯表 達(dá)式：CiAi BiAiCi1BiCi1Ai Bi（ABi ）Ci1而不需要依賴低位進(jìn)位。邏輯表達(dá)式解釋：當(dāng)?shù)趇位被加數(shù)A和加數(shù)B均為1時(shí)，有 Ai Bi 1，由“或”的原理可知，不論

2、低位運(yùn)算 （A Bi）Ci 1結(jié)果 如何，本位必然有進(jìn)位輸出（c i 1 ）。當(dāng)A和B中只有一個(gè)為 1時(shí)，有Ai B i 0且Ai B i 1，因此c i c i 1。所以，四 位二進(jìn)制全加器的“和”與“進(jìn)位”相結(jié)合，可得到表達(dá)式：S Ai Bi Ci 1從而構(gòu)成快速進(jìn)位加法器。(2) 流程圖(3) 程序LIBRAR Y IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY quanjiaqi ISPORT(AO,A1,A2,A3,BO,B1,B2,B3,Ci:IN STD_LOGIC;SO,S1,S2,S3,

3、Co:OUT STD_LOGIC );END quanjiaqi;ARCHITECTURE beth OF quanjiaqi ISBEGINPROCESS(AO,A1,A2,A3,BO,B1,B2,B3,Ci)VARIABLE U0,U1,U2:STD_LOGIC;BEGINS0<=(A0 xor B0) xor Ci;U0:=(A0 AND B0) OR (A0 OR B0) AND Ci);S1<=(A1 xor B1) xor U0;U1:=(A1 AND B1) OR (A1 OR B1) AND A0 and B0) or(A1 or B1) and (A0 or B0

4、) and Ci);S2v=(A2 xor B2) xor U1;U2:=(A2 and B2) or (A2 or B2) and A1 and B1) or (A2 or B2) and (A1 or B1) and A0 and B0) or (A2 or B2) and (A1 or B1) and (A0 or B0) and Ci);S3<=(A3 xor B3) xor U2;Co<=(A3 xor B3) and (A2 xor B2) and (A1 xor B1) and (A0 xor B0) and Ci) or (A3 xor B3) and (A2 xo

5、r B2) and (A1 xor B1) and A0 and B0 ) or (A3 xor B3) and (A2 xor B2) and A1 and B1 ) or (A3 xor B3) and A2 and B2) or (A3 and B3);END PROCESS;END beth;(4)仿真波形波形解釋:1、010ns： 1+1+1-3 ；2、1020ns： 6+10=16;3、2030ns： 1+10+5=16；4、3040ns： 1+15+15=31.（注：Ci是借位位，Co是進(jìn)位位，A與B是加數(shù)，S為和）由此可知，該仿真波形說明設(shè)計(jì)的正確性。三、實(shí)驗(yàn)收獲本實(shí)驗(yàn)為簡單邏

6、輯組合電路，全加器設(shè)計(jì)，使用了最簡單“xor”和“and”語句，初步了解了 VHDL語言的使用和quarters軟件的編程環(huán)境，為之后的學(xué)習(xí)打下很好的基礎(chǔ)。另外，對全加器中的快速進(jìn)位有了深刻的了解，程序較逐步進(jìn)位復(fù)雜難想， 但可以使得程序執(zhí)行起來快速，減少時(shí)間的損耗。四，試驗(yàn)中遇到的問題及解決步驟1、找不到合適的編寫方式實(shí)現(xiàn)快速進(jìn)位在數(shù)電課本上找到了全 加器的資料，并且找到了合適的公式。2、建立文件編寫完之后無法申報(bào)文件。應(yīng)該把文件名與匯編語言中定義的名字一樣。組合電路設(shè)計(jì)（二）課題：用IF語句和CASE語句設(shè)計(jì)一個(gè)4-16譯碼器一實(shí)驗(yàn)?zāi)康募皟?nèi)容1、熟悉4-16 譯碼器的原理2、熟悉VHDL語

7、言的編程邏輯的構(gòu)建。3、掌握VHDL語言的基本結(jié)構(gòu)及使用方法。二實(shí)驗(yàn)設(shè)計(jì)思路1、使能端為E ;當(dāng)E=1時(shí)芯片開始工作.否者輸出為1111111111111111 。2、當(dāng)輸入端口 abed為：0000 時(shí)輸出 q=11111111111111100001 時(shí)輸出 q=11111111111111010010 時(shí)輸出 q=11111111111110110011 時(shí)輸出 q=11111111111101110100 時(shí)輸出 q=11111111111011110101 時(shí)輸出 q=11111111110111110110 時(shí)輸出 q=11111111101111110111 時(shí)輸出 q=1111

8、1111011111111000 時(shí)輸出 q=11111110111111111001 時(shí)輸出 q=11111101111111119EDA第二次實(shí)驗(yàn)報(bào)告1010 時(shí)輸出 q=11111011111111111011 時(shí)輸出 q=11110111111111111100 時(shí)輸出 q=11101111111111111101 時(shí)輸出 q=1101111111111111110 時(shí)輸出 q=1011111111111111111 時(shí)輸出 q=011111111111111高阻或無輸出時(shí)輸出 q= xxxxxxxxxxxxxxxxEDA第二次實(shí)驗(yàn)報(bào)告四、源程序：library ieee;USE IE

9、EE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY Ish ISPORT(a,b,c,d,E:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(15 DOWNTO 0);END lsh ;architecture behave of lsh issignal indata:std_logic_vector(3 downto 0);beginindata<=a&b&c&d;process(indata,E)beginif(E='1') thencase ind

10、ata iswhen "0000"=>qv="1111111111111110"when "0001"=>q<="1111111111111101"when "0010"=>q<="1111111111111011"when "0011"=>q<="1111111111110111"when "0100"=>q<="1111111111101111&qu

11、ot;when "0101"=>qv="1111111111011111"when "0110"=>qv="1111111110111111"when "0111"=>q<="1111111101111111"when "1000"=>qv="1111111011111111"when "1001"=>qv="1111110111111111"when &quo

12、t;1010"=>qv="1111101111111111"when "1011"=>qv="1111011111111111"when "1100"=>qv="1110111111111111"when "1101"=>qv="1101111111111111"when "1110"=>qv="1011111111111111"when "1111"=&g

13、t;qv="0111111111111111"when others=>qv="XXXXXXXXXXXXXXXX" end case;elseqv="1111111111111111"end if;end process;end behave;五、仿真波形啊曲Im Tirri：116.0re寸卜FcH-y1.79ns1 外ei7-n+Z1 n*SbarrOpaEM10usAmu.I-B.ij psID ? MAh屯UP1I軋1：DM4%8o乜d 25EfZS5 &S5J礙5譏巧良5h“安llisla.5U'fjd

14、口心-UH-Ja-J3-I4“生IL - IftU2t* lBhdd出口仔j i&許Kt> nrJ*Ja* 38ac* 39-<Ll21hf->P« 1h<*壘1當(dāng)使能端E=0時(shí)，輸出全為1l&QftsjtjFHr血I.IZjisIrtpvti:Ifl-BS n?5W;Q»fInd0粧A5AAECiA<)片JIftTdI憶T4 07iT&s斗k s(ggjjgH-歸03.06*-q,L：4J-pagi51112)q>lj093-q30Ji佬L問Jt>2Lq同j 3-1qE>015atJ.*a 3&

15、; O】T:qfeJ2怡)jEE<>1<>當(dāng)使能端E=1時(shí)，輸入0100,輸出為q (4) =0，其余為1一、實(shí)驗(yàn)收獲本次實(shí)驗(yàn)開始使用條件語句IF和CASE。IF是假設(shè)有某種 情況后，進(jìn)而執(zhí)行相應(yīng)的程序；當(dāng)假設(shè)條件比較多而且有一定規(guī) 律時(shí)，就應(yīng)該使用CASE語句進(jìn)行編程。22第三次實(shí)驗(yàn)報(bào)告時(shí)序電路設(shè)計(jì)課題：4位二進(jìn)制同步加/減法可逆計(jì)數(shù)器一實(shí)驗(yàn)?zāi)康募皟?nèi)容1. 了解4位二進(jìn)制同步加/減法可逆計(jì)數(shù)器原理。2. 熟悉VHDL語言的基本結(jié)構(gòu)及使用方法。 二實(shí)驗(yàn)設(shè)計(jì)思路輸入端口：clr:清零端（高電平有效，異步清零）elk :時(shí)鐘脈沖d3d0 : 4位二進(jìn)制數(shù)輸入端updown

16、:加/減法控制信號（1執(zhí)行加；0執(zhí)行減）輸出端口：q3q0 : 4位二進(jìn)制計(jì)數(shù)輸出co :進(jìn)位輸出bo :借位輸出運(yùn)行過程：clr為0時(shí)輸出q3q0為0000 ;當(dāng)clr為1是芯片開始工作；load 為 1 時(shí)輸出為 q3q2q1q0二 d3d2d1d0;時(shí)給一時(shí)給一當(dāng)updown=1時(shí)為加法計(jì)數(shù)器co=0當(dāng)q3q2q1q0=1111個(gè) clk 脈沖時(shí) co=1 且 q3q2q1q0=0000;當(dāng)updown=0 時(shí)為加法計(jì)數(shù)器 bo=0當(dāng)q3q2q1q0=0000個(gè) elk 脈沖時(shí) co=1 且 q3q2q1q0=1111三、流程圖JV四、源程序library ieee;use ieee.s

17、td_logic_1164.all;entity lsh isport(clr,clk,load,updown:in std_logic;d:in integer range 0 to 15;count:out std_logic;q:buffer integer range 0 to 15);end lsh;architecture one of lsh isbeginprocess(clk,clr,d,load,updown)beginif clr='0'then q<=0;elsif(clk'event and clk='1')thenif

18、load='1'then q<=d;elsif updown='0'then q<=q+1;if q=15 then count<='1'end if;else q<=q-1;if q=0 then count<='0'end if;end if;end if;end process;end one;五、仿真波形使能端clr為0時(shí)，輸出始終為0W±dtei T rre E arlOLDra*4Palter10.34 n»hknvdl340 psGfirt:En±A"嚴(yán)m(xù) 砂2Q1 «e3D fl >fl50 0 wcID.fi 誕71.BOWEKl 禮Bar鼻M O1D.CufXIe*L Lr1-1CiXUlIA.A. M罰國dk t匚1時(shí)-It屮【町-問AA inn-iL)A. <叫511>T 'L血：A.A亦B flA Pf Il$W ID貞1a ' i-1ZJA. QUF 1Z-iL)