實驗二2輸入邏輯門的設(shè)計與實現(xiàn)

1、實驗二 2輸入邏輯門的設(shè)計與實現(xiàn)一實驗?zāi)康?使用ise軟件設(shè)計并仿真； 2學(xué)會程序下載。 二實驗內(nèi)容使用ise軟件進(jìn)行簡單的2輸入邏輯門的設(shè)計與實現(xiàn)。三實驗步驟1. 編寫文本文件并編譯 2. 軟件仿真 3. 進(jìn)行硬件配置 四實驗原理1. ise軟件是一個支持?jǐn)?shù)字系統(tǒng)設(shè)計的開發(fā)平臺。 2. 用ise軟件進(jìn)行設(shè)計開發(fā)時基于相應(yīng)器件型號的。 注意：軟件設(shè)計時選擇 的器件型號是與實際下載板上的器件型號相同。 3. 圖2-1所示電路包含6個不同的邏輯門，本實驗中用verilog語句來描述。 圖2-1 2輸入邏輯門電路（1） 新建工程雙擊桌面上“ise design suite 14.7”圖標(biāo)，啟動ise

2、軟件(也可從開始菜單啟動)。每次打開ise都會默認(rèn)恢復(fù)到最近使用過的工程界面。當(dāng)?shù)谝淮问褂脮r，由于還沒有歷史工程記錄，所以工程管理區(qū)顯示空白。選擇file new-project選項，在彈出的對話框中輸入工程名稱并指定工程路徑,如圖2-2所示。圖2-2點擊next按鈕進(jìn)入下一頁，選擇所使用的芯片及綜合、仿真工具。計算機上安裝的所有用于仿真和綜合的第三方eda工具都可以在下拉菜單中找到，如圖2-3所示。在圖中我們選用了spartan6 xc6slx16芯片，采用csg324封裝，這是nexys3開發(fā)板所用的芯片。另外，我們選擇verilog作為默認(rèn)的硬件描述語言。 再點擊next按鈕進(jìn)入下一頁，

3、這里顯示了新建工程的信息，確認(rèn)無誤后，點擊finish就可以建立一個完整的工程了，如圖2-4所示。圖2-3圖2-4（2） 設(shè)計輸入和代碼仿真在工程管理區(qū)任意位置單擊鼠標(biāo)右鍵，在彈出的菜單中選擇new source命令，會彈出如圖2-5所示的新建源代碼對話框，對于邏輯設(shè)計，最常用的輸入方式就是hdl代碼輸入法(verilog module、vhdl module)、狀態(tài)機輸入法(state diagram )和原理圖輸入法(schematic)。這里我們選擇verilog module輸入，并輸入verilog文件名。圖2-5單擊next按鈕進(jìn)入端口定義對話框，如圖2-6所示。其中module

4、name欄用于輸入模塊名，這里是gates2，下面的列表框用于端口的定義。port name表示端口名稱，direction表示端口方向(可選擇為input、output或inout)，msb表示信號最高位，lsb表示信號最低位，對于單信號的msb和lsb不用填寫。當(dāng)然，端口定義這一步我們也可以略過，在源程序中再行添加。圖2-6定義了模塊的端口后，單擊next進(jìn)入下一步，點擊finish完成創(chuàng)建。這樣，ise就會自動創(chuàng)建一個verilog模塊的模板，并且在源代碼編輯區(qū)打開。簡單的注釋、模塊和端口定義已經(jīng)自動生成，接下來的工作就是將代碼編寫完整，如圖2-7所示。圖2-7輸入代碼后，我們還需要對模

5、塊進(jìn)行測試。在工程管理區(qū)將view設(shè)置為simulation，在任意位置單擊鼠標(biāo)右鍵，并在彈出的菜單中選擇new source，在類型中選擇verilog test fixture，輸入測試文件名，單擊下一步。這時所有工程中的模塊名都會顯示出來，我們選擇要進(jìn)行測試的模塊，如gates2模塊。點擊next ,再單擊finish按鈕，ise會在源代碼編輯區(qū)自動生成測試模塊的代碼，如圖2-8所示。我們看到，ise已經(jīng)自動生成了基本的信號并對被測模塊做了例化。我們的工作就是在initialend塊中的“/add stimulus here”后面添加測試向量。圖2-8對gates2模塊，我們可以添加如下

6、所示的測試代碼。 #200a <= 0;b <= 0;#200a <= 0;b <= 1;#200a <= 1;b <= 0;#200a <= 1;b <= 1;完成測試文件編輯后，確認(rèn)工程管理區(qū)中view選項設(shè)置為simulation，這時在過程管理區(qū)會顯示與仿真有關(guān)的進(jìn)程，如圖2-9中processes欄所示。右鍵單擊其中的simulate behavioral model項，選擇彈出菜單中的process properties項，會彈出如圖2-10所示的屬性設(shè)置對話框，其中simulation run time就是仿真時間的設(shè)置，可將其修改

7、為任意時長。圖2-9圖2-10仿真參數(shù)設(shè)置完后，就可以進(jìn)行仿真。首先在工程管理區(qū)選中測試代碼，然后在過程管理區(qū)雙擊simulate behavioral model，ise將啟動ise simulator，可以得到仿真結(jié)果，如圖2-11所示。圖2-11（3） 綜合與實現(xiàn)所謂綜合，就是將hdl語言、原理圖等設(shè)計輸入翻譯成由與、或、非門和ram、觸發(fā)器等基本邏輯單元的邏輯連接(網(wǎng)表)，并根據(jù)目標(biāo)和要求(約束條件)優(yōu)化所生成的邏輯連接。完成了輸入和仿真后就可以進(jìn)行綜合。在工程管理區(qū)的view中選擇implementation，然后在過程管理區(qū)雙擊synthesize-xst，就可以開始綜合過程，如圖

8、2-12所示。圖2-12另外，要實現(xiàn)設(shè)計，還需要為模塊中的輸入輸出信號添加管腳約束，這就需要在工程中添加ucf文件。在工程管理區(qū)單擊鼠標(biāo)右鍵，點擊new source，選擇implementation- constraints file，出現(xiàn)一個空白的約束文件，我們就可以為設(shè)計添加各種約束。綜合可能有3種結(jié)果：如果綜合后完全正確，則在synthesize-xst前面有一個打勾的小圓圈；如果有警告，則出現(xiàn)一個帶感嘆號的黃色小圓圈；如果有錯誤，則出現(xiàn)一個帶叉的紅色小圓圈。如果綜合步驟沒有語法錯誤，xst能夠給出初步的資源消耗情況，點擊design summary，即可查看，如圖2-13所示。圖2-

9、13綜合完成后，下一個步驟就是實現(xiàn)(implementation)。所謂實現(xiàn)，是指將綜合輸出的邏輯網(wǎng)表翻譯成所選器件的底層模塊和硬件原語，將設(shè)計映射到器件結(jié)構(gòu)上，進(jìn)行布局布線，達(dá)到在選定器件上實現(xiàn)設(shè)計的目的。實現(xiàn)主要分為3個步驟：翻譯(translate)邏輯網(wǎng)表、映射(map)到器件單元與布局布線(place & route)。在ise中，執(zhí)行實現(xiàn)過程，會自動執(zhí)行翻譯、映射和布局布線過程：也可單獨執(zhí)行。在過程管理區(qū)雙擊implementation design選項，就可以自動完成實現(xiàn)的3個步驟，如圖2-14所示。如果設(shè)計沒有經(jīng)過綜合，就會啟動xst完成綜合，在綜合后完成實現(xiàn)過程。經(jīng)過

10、實現(xiàn)后能夠得到精確的資源占用情況。在design summary即可看到具體的資源占用情況。圖2-14（4） 器件配置硬件配置是fpga開發(fā)最關(guān)鍵的一步，只有將hdl代碼下載到fpga芯片中，才能進(jìn)行調(diào)試并最終實現(xiàn)相應(yīng)的功能。首先我們必須生成能下載到硬件中的二進(jìn)制比特文件。雙擊圖2-15所示過程管理區(qū)的generate programming file，ise就會為設(shè)計生成相應(yīng)的二進(jìn)制比特文件。圖2-15然后利用usb-miniusb纜線，來為開發(fā)板提供電源和數(shù)據(jù)下載。我們只需上網(wǎng)下載免費的digilent adept軟件，即可快速實現(xiàn)nexys3開發(fā)板上fpga的配置。用usb-minius

11、b纜線連接開發(fā)板和pc，打開開發(fā)板的電源開關(guān)，然后啟動digilent adept軟件。系統(tǒng)開始自動連接fpga設(shè)備，成功檢測到設(shè)備后，會顯示出jtag鏈上所用芯片，如圖2-16所示。圖2-16圖中顯示檢測到nexys3開發(fā)板上的器件fpga(xc6slx16)。這里我們對fpga進(jìn)行配置。在browse中找到之前生成的設(shè)計的二進(jìn)制比特文件，并點擊旁邊的program按鈕，軟件就開始對fpga進(jìn)行配置。配置成功后，下面的狀態(tài)欄會顯示programming successful，如圖2-17所示。至此，器件配置成功，我們就可以在器件上驗證預(yù)期的設(shè)計有沒有很好的得以實現(xiàn)。圖2-17五實驗結(jié)論補充：

12、（僅供參考） 1. 2輸入邏輯門的verilog源代碼 module gates2( input wire a, input wire b, output wire5:0z ); assign z5 = a&b; assign z4 = (a&b); assign z3 = a|b; assign z2 = (a|b); assign z1 = ab; assign z0 = ab; endmodule2. 2輸入邏輯門的約束文件 net "a" loc = "t5" net "b" loc = "v8" net "z0" loc = "t11" net "z1