verlog考前測(cè)試題(同名2498)(共3頁(yè))

1、填空題 1. Verilog的基本設(shè)計(jì)單元是模塊。它是由兩部分組成，一部分描述接口；另一部分描述邏輯功能，即定義輸入是如何影響輸出的。 2. 用assign描述的語(yǔ)句我們一般稱之為組合邏輯，并且它們是屬于并行語(yǔ)句，即于語(yǔ)句的書(shū) 寫(xiě)次序無(wú)關(guān)。而用always描述的語(yǔ)句我們一般稱之為組合邏輯或時(shí)序邏輯，并且它們是屬于串行語(yǔ)句，即于語(yǔ)句的書(shū)寫(xiě)有關(guān)。 3 在case語(yǔ)句中至少要有一條default語(yǔ)句 4. 已知x=4b1001,y=40110,則x的4位補(bǔ)碼為4b1111，而y的4位的補(bǔ)碼為4b0110 5. 在case語(yǔ)句中至少要有一條default語(yǔ)句。 6. 兩個(gè)進(jìn)程之間是并行語(yǔ)句。而在Alw

2、ays中的語(yǔ)句則是順序語(yǔ)句。二、簡(jiǎn)答題（） 1. 怎樣理解在進(jìn)程語(yǔ)句中，阻塞語(yǔ)句沒(méi)有延遲這句話？ 2. 在進(jìn)程中什么情況下綜合為時(shí)序電路？什么情況下綜合為組合電路？ 3. 為什么在Verilog語(yǔ)言中，其綜合只支持次數(shù)確定的循環(huán)，而不支持次數(shù)不確定的循環(huán)？ 4VerilogHDL語(yǔ)言進(jìn)行電路設(shè)計(jì)方法有哪幾種5specparam語(yǔ)句和parameter語(yǔ)句在參數(shù)說(shuō)明方面不同之處是什么。一、選擇題：1、下列標(biāo)示符哪些是合法的（）A、$timeB、_dateC、8sumD、mux#2、如果線網(wǎng)類型變量說(shuō)明后未賦值，起缺省值是（）A、xB、1C、0D、z3、現(xiàn)網(wǎng)中的值被解釋為無(wú)符號(hào)數(shù)。在連續(xù)賦值語(yǔ)句中

3、，assignaddr3:0=-3;addr被賦予的值是（）A、4b1101B、4b0011C、4bxx11D、4bzz114、reg7:0mema255:0正確的賦值是（）A、mema5=3d0,B、8d0;C、1b1;D、mema53:0=4d15、在code模塊中參數(shù)定義如下，請(qǐng)問(wèn)top模塊中d1模塊delay1、delay2的值是()modulecode(x,y);moduletop;parameedelay1=1,delay2=1;.code#(1,5)d1(x1,y1);endmoduleendmoduleA、（1,1）B、（5,5）C、（5,1）D、（1,5）6、“a=4b110

4、01,b=4bx110”選出正確的運(yùn)算結(jié)果（）A、a&b=0B、a&b=1C、b&a=xD、b&a=x7、時(shí)間尺度定義為timescale10ns/100ps，選擇正確答案（）A、時(shí)間精度10nsB、時(shí)間單位100psC、時(shí)間精度100psD、時(shí)間精度不確定8、若a=9,執(zhí)行$display(“currentvalue=%0b,a=%0d”,a,a)正確顯示為（）A、currentvalue=1001,a=09B、currentvale=1001,a=9C、1001,9D、currentvale=00001001,a=99、awaysbegin#5clk=0；#10clk=clk;end產(chǎn)生的

5、波形（）A、占空比1/3B、clk=1C、clk=0D、周期為1010、在Verilog中定義了宏名definesuma+b+c下面宏名引用正確的是（）A、out=sum+d;B、out=sum+d;C、out=sum+d;D、都正確11.下面哪個(gè)是可以用verilog語(yǔ)言進(jìn)行描述，而不能用VHDL語(yǔ)言進(jìn)行描述的級(jí)別？（）(A)開(kāi)關(guān)級(jí)(B)門(mén)電路級(jí)(C)體系結(jié)構(gòu)級(jí)(D)寄存器傳輸級(jí)12.在verilog中，下列語(yǔ)句哪個(gè)不是分支語(yǔ)句？（）(A)if-else(B)case(C)casez(D)repeat13下列哪些Verilog的基本門(mén)級(jí)元件是多輸出（）(A)nand(B)nor(C)and(

6、D)not14Verilog連線類型的驅(qū)動(dòng)強(qiáng)度說(shuō)明被省略時(shí)，則默認(rèn)的輸出驅(qū)動(dòng)強(qiáng)度為（）(A)supply(B)strong(C)pull(D)weak15.元件實(shí)例語(yǔ)句“notif1#(1:3:4,2:3:4,1:2:4)U1(out,in,ctrl);”中截至延遲的典型值為（）(A)1(B)2(C)3(D)416已知“a=1b1;b=3b001;”那么a,b（）(A)4b0011(B)3b001(C)4b1001(D)3b10117.根據(jù)調(diào)用子模塊的不同抽象級(jí)別，模塊的結(jié)構(gòu)描述可以分為（）(A)模塊級(jí)(B)門(mén)級(jí)(C)開(kāi)關(guān)級(jí)(D)寄存器級(jí)18在verilog語(yǔ)言中，a=4b1011，那么&a=（）(A)4b1011(B)4b1111(C)1b1(D)1b019在verilog語(yǔ)言中整型數(shù)據(jù)與（）位寄存器數(shù)據(jù)在實(shí)際意義上是相同的。(A)8(B)16(C)32(D)641.試用verilog語(yǔ)言，利用內(nèi)置基本門(mén)級(jí)元件，采用結(jié)構(gòu)描述方式生成如圖所示的電路2.試用verilog語(yǔ)言描述：圖示為一