基于FPGA的ASK調(diào)制解調(diào)器的設(shè)計

1、大連交通大學(xué)信息工程學(xué)院大連交通大學(xué)信息工程學(xué)院 畢畢 業(yè)業(yè) 設(shè)設(shè) 計計 ( (論論 文文) ) 題 目 基于 FPGA 的 ASK 調(diào)制解調(diào)器的設(shè)計 學(xué)生姓名學(xué)生姓名 劉師宇劉師宇 專業(yè)班級專業(yè)班級 信息工程信息工程 09-209-2 指導(dǎo)教師指導(dǎo)教師 徐佳徐佳 職職 稱稱 講師講師 所在單位所在單位 電氣工程系信息工程教研室電氣工程系信息工程教研室 教研室主任教研室主任 石桂名石桂名 完成日期完成日期 20132013 年年 6 6 月月 2828 日日 摘摘 要要 在科技高速發(fā)展的今天,作為現(xiàn)代通信系統(tǒng)的關(guān)鍵技術(shù)之一的調(diào)制解調(diào)技術(shù) 一直是人們研究的一個重要方向。在數(shù)字傳輸系統(tǒng)中，數(shù)字信號

2、對高頻載波進(jìn) 行調(diào)制，變成頻帶信號，在接收端進(jìn)行解調(diào)，恢復(fù)原數(shù)字信號對載波的控制,可 使用振幅調(diào)制即振幅鍵控（ASK） ?，F(xiàn)場可編程門陣列（FPGA）在通信領(lǐng)域得 到了廣泛的應(yīng)用，利用 FPGA 性能優(yōu)越、使用方便的特點(diǎn)，可以簡化振幅調(diào)制 解調(diào)電路的設(shè)計，而且易于反復(fù)編寫和修改程序?；?FPGA 的 ASK 調(diào)制解調(diào) 器具有外圍電路簡單，效率高，執(zhí)行速度快，實(shí)用性高等特點(diǎn)。因此，這篇文 章介紹了通過對 VHDL 語言及 ASK 相關(guān)知識的學(xué)習(xí)，運(yùn)用 VHDL 語言進(jìn)行編 程和 Quartus II 軟件進(jìn)行仿真來實(shí)現(xiàn)基于 FPGA 的 ASK 調(diào)制解調(diào)器的設(shè)計，設(shè) 計出相應(yīng)硬件設(shè)計的電路圖和

3、軟件設(shè)計并且得到仿真結(jié)果，完成了二進(jìn)制基帶 數(shù)字信號的調(diào)制和解調(diào)得，到了相應(yīng)的調(diào)制信號和解調(diào)信號，進(jìn)而完成基于 FPGA 的 ASK 調(diào)制解調(diào)器的設(shè)計。 關(guān)鍵詞關(guān)鍵詞：現(xiàn)場可編程門陣列 振幅鍵控 VHDL 調(diào)制解調(diào) ABSTRACT In todays rapid development of science and technology. As one of the key technology of modern communication system of modulation demodulation technology has been research one of the i

4、mportant direction. In digital transmission systems, digital signal of high frequency carrier wave modulation, into a frequency band signal, carries on the demodulation in the receiving end, restore the original digital signal control of the carrier can use amplitude modulation amplitude keying (ASK

5、). Field programmable gate array (FPGA) has been widely used in the field of communication, the advantage of the characteristics of FPGA is superior in performance, easy to use, can simplify the design of amplitude modulation demodulation circuit and easy to write and modify the program again and ag

6、ain. ASK a modem based on FPGA has the peripheral circuit is simple, high efficiency, execution speed, high practicability etc. Therefore, this article introduces the based on the VHDL language and ASK the related knowledge of learning, using VHDL language programming and the Quartus II software sim

7、ulation to achieve ASK modem based on the FPGA design, design the corresponding hardware circuit diagram and software design and get the simulation results, complete the binary baseband digital signal modulation and demodulation, obtained the corresponding modulation signal and demodulation signal,

8、and then finish ASK modem design based on FPGA. Key words：FPGA ASK VHDL modulator and demodulator 目目 錄錄 1 前前 言言.1 1.1 課題背景課題背景.1 1.1.1 ASK 調(diào)制解調(diào)背景知識.1 1.1.2 FPGA 介紹.1 1.2 課題的主要研究工作課題的主要研究工作.2 2 EDA 技術(shù)簡介技術(shù)簡介.3 2.1 QUARTUS II 簡介簡介 .3 2.1.1 Quartus II 的基本設(shè)計流程及工程的建立 .3 2.1.2 Quartus II 的原理圖輸入設(shè)計流程 .5 2.2

9、VHDL 語言簡介語言簡介.6 2.2.1 VHDL 的基本語言組成 .7 2.2.2 VHDL 的基本語法 .8 3 ASK 調(diào)制解調(diào)的原理調(diào)制解調(diào)的原理.11 3.1 ASK 調(diào)制原理調(diào)制原理 .11 3.2 ASK 解調(diào)原理解調(diào)原理 .12 3.3 FPGA 目標(biāo)芯片介紹目標(biāo)芯片介紹EPF10K10LC84.13 4 ASK 調(diào)制與解調(diào)調(diào)制與解調(diào).15 4.1 基于基于 FPGA 的的 ASK 調(diào)制系統(tǒng)調(diào)制系統(tǒng) .15 4.1.1 基于 FPGA 的 ASK 調(diào)制系統(tǒng)電路設(shè)計及程序 .15 4.1.2 基于 FPGA 的 ASK 調(diào)制系統(tǒng)仿真結(jié)果 .16 4.2 基于基于 FPGA 的的

10、 ASK 解調(diào)系統(tǒng)解調(diào)系統(tǒng) .17 4.2.1 基于 FPGA 的 ASK 解調(diào)系統(tǒng)電路設(shè)計及程序 .17 4.2.2 基于 FPGA 的 ASK 解調(diào)系統(tǒng)仿真結(jié)果 .18 結(jié)結(jié) 論論.20 謝謝 辭辭.21 參考文獻(xiàn)參考文獻(xiàn).22 附附 錄錄.23 1 前前 言言 1.1 課題背景課題背景 1.1.1 ASK 調(diào)制解調(diào)背景知識 ASK 指的是幅移鍵控。它是根據(jù)信號的不同來調(diào)節(jié)正弦波的幅度。幅度鍵控可以 通過開關(guān)電路和乘法器來實(shí)現(xiàn)。載波在數(shù)字信號 1 或者 0 的控制下通或斷：在信號為 1 的狀態(tài)下，載波接通，此時傳輸信道上有載波出現(xiàn)；在信號為 0 的狀態(tài)下，載波關(guān)斷， 此時傳輸信道上無載波傳

11、送。因此可以在接收端根據(jù)載波的有或無還原出數(shù)字信號的 1 和 0。幅移鍵控法(ASK)的載波幅度是隨著調(diào)制信號而變化的，其最簡單的形式是， 載波在二進(jìn)制調(diào)制信號控制下通斷，此時又可稱作開關(guān)鍵控法1。 ASK 作為一種為數(shù)字調(diào)制傳輸?shù)囊环N常用方式，具備有一些很重要的特點(diǎn)：第一, 基于 ASK 的神經(jīng)網(wǎng)絡(luò)算法用于解調(diào)處理,其抗干擾性能優(yōu)于傳統(tǒng)方法；第二,基于 ASK 的神經(jīng)網(wǎng)絡(luò)解調(diào)器有和傳統(tǒng)解調(diào)器相似的處理單元；第三,解調(diào)系統(tǒng)為并行結(jié)構(gòu),所以處 理速度更快。 1.1.2 FPGA 介紹 FPGA 的原文是 Field Programmable Gate Array 元件可編程邏輯門陣列，是一個含

12、有可編輯元件的半導(dǎo)體設(shè)備，是一個可供使用者程式化的邏輯門元件。 FPGA 采用了邏輯單元陣列 LCA 的概念，其中分為可配置邏輯模塊 CLB、輸出輸 入模塊 IOB 和內(nèi)部連線三個部分。FPGA 利用小型查找表(161RAM)來實(shí)現(xiàn)組合邏輯， 每個查找表連接到一個 D 觸發(fā)器的輸入端，然后觸發(fā)器驅(qū)動其他邏輯電路或 I/O，由 此構(gòu)成了即可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時序邏輯功能的基本邏輯單元模塊。FPGA 的邏輯是通過向內(nèi)部靜態(tài)存儲單元加載編程數(shù)據(jù)來實(shí)現(xiàn)的，存儲器單元中的值決定了 邏輯單元的邏輯功能以及各模塊之間或模塊與 I/O 間的聯(lián)接方式，并最終決定了 FPGA 所能實(shí)現(xiàn)的功能，加電時，F(xiàn)PG

13、A 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置 完成后，F(xiàn)PGA 進(jìn)入工作狀態(tài)。掉電后，F(xiàn)PGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系取消，因此， FPGA 能夠反復(fù)使用。FPGA 的編程不必使用專用的 FPGA 編程器，只要用通用的 EPROM、PROM 編程器即可。當(dāng)需要修改 FPGA 功能時，只需換一片 EPROM。這樣， 同一片 FPGA，如果不同的編程數(shù)據(jù)，就可以實(shí)現(xiàn)不同的電路功能。FPGA 是由存放在 片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的 RAM 進(jìn)行編程。 用戶可以根據(jù)不同的配置模式，采用不同的編程方式5。 FPGA 的基本特點(diǎn)： 1、采用 FPG

14、A 設(shè)計 ASIC 電路(專用集成電路)，用戶不需要投片生產(chǎn)，就能得到 合用的芯片。 2、FPGA 可做全定制或半定制 ASIC 電路的中試樣片。 3、FPGA 內(nèi)部有豐富的觸發(fā)器和 I/O 引腳。 4、FPGA 是 ASIC 電路中設(shè)計周期最短、開發(fā)費(fèi)用最低、風(fēng)險最小的器件之一。 5、FPGA 采用高速 CMOS 工藝，功耗低，可以與 CMOS、TTL 電平兼容。 FPGA 有多種配置模式：并行主模式為一片 FPGA 加一片 EPROM 的方式;主從模 式可以支持一片 PROM 編程多片 FPGA；串行模式可以采用串行 PROM 編程 FPGA； 外設(shè)模式可以將 FPGA 作為微處理器的外設(shè)

15、，由微處理器對其編程。如何實(shí)現(xiàn)快速的 時序收斂、降低功耗和成本、優(yōu)化時鐘管理并降低 FPGA 與 PCB 并行設(shè)計的復(fù)雜性等 問題，一直是采用 FPGA 的系統(tǒng)設(shè)計工程師需要考慮的關(guān)鍵問題。如今，隨著 FPGA 向更高密度、更大容量、更低功耗和集成更多 IP 的方向發(fā)展，系統(tǒng)設(shè)計工程師在從這 些優(yōu)異性能獲益的同時，不得不面對由于 FPGA 前所未有的性能和能力水平而帶來的 新的設(shè)計挑戰(zhàn)。例如，領(lǐng)先 FPGA 廠商 Xilinx 最近推出的 Virtex-5 系列采用 65nm 工藝， 可提供高達(dá) 33 萬個邏輯單元、1,200 個 I/O 和大量硬 IP 塊。超大容量和密度使復(fù)雜的 布線變得更

16、加不可預(yù)測，由此帶來更嚴(yán)重的時序收斂問題。此外，針對不同應(yīng)用而集 成的更多數(shù)量的邏輯功能、DSP、嵌入式處理和接口模塊，也讓時鐘管理和電壓分配 問題變得更加困難。幸運(yùn)地是，F(xiàn)PGA 廠商、EDA 工具供應(yīng)商正在通力合作解決 65nm FPGA 獨(dú)特的設(shè)計挑戰(zhàn)。不久以前，Synplicity 與 Xilinx 宣布成立超大容量時序收 斂聯(lián)合工作小組，旨在最大程度地幫助系統(tǒng)設(shè)計工程師以更快、更高效的方式應(yīng)用 65nm FPGA 器件。設(shè)計軟件供應(yīng)商 Magma 推出的綜合工具 Blast FPGA 能幫助建立優(yōu) 化的布局，加快時序的收斂4。 1.2 課題的主要研究工作課題的主要研究工作 本課題是基

17、于 FGPA 設(shè)計 ASK 調(diào)制解調(diào)器，實(shí)現(xiàn)數(shù)字信號對載波的調(diào)制和解調(diào)， 熟練使用相關(guān)開發(fā)工具軟件 Quartus II 熟悉數(shù)字信號載波調(diào)制解調(diào)的基本方式。設(shè)計出 ASK 調(diào)制解調(diào)器的總體方案，滿足外圍電路簡單，效率高，執(zhí)行速度高，實(shí)用性高等 特點(diǎn)，實(shí)現(xiàn)簡化傳統(tǒng)調(diào)制解調(diào)器設(shè)計的目的。 在簡化系統(tǒng)的前提下，根據(jù)系統(tǒng)的總體功能與硬件特點(diǎn)，設(shè)計總體框圖，根據(jù) EDA 語言的特點(diǎn)，進(jìn)行具體語言設(shè)計，讓系統(tǒng)的解調(diào)結(jié)果準(zhǔn)確，進(jìn)行波形仿真與調(diào)試, 完成調(diào)制解調(diào)器的任務(wù)。要求設(shè)計出一種基于 FPGA 技術(shù)實(shí)現(xiàn)的 ASK 調(diào)制解調(diào)器硬件 方案設(shè)計及軟件設(shè)計。 2 EDA 技術(shù)簡介技術(shù)簡介 2.1 Quartu

18、s II 簡介簡介 Quartus II 是 Altera 公司推出的 CPLD/FPGA 開發(fā)工具，Quartus II 提供了完全集成 且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計的全部特性，包括：可利用原理 圖、結(jié)構(gòu)框圖、Verilog HDL、AHDL 和 VHDL 完成電路描述，并將其保存為設(shè)計實(shí)體 文件；芯片（電路）平面布局連線編輯；Logic Lock 增量設(shè)計方法，用戶可建立并優(yōu) 化系統(tǒng)，然后添加對原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊；功能強(qiáng)大的邏輯 綜合工具；完備的電路功能仿真與時序邏輯仿真工具；定時/時序分析與關(guān)鍵路徑延時 分析；可使用 SignalTap II 邏輯

19、分析工具進(jìn)行嵌入式的邏輯分析；支持軟件源文件的添 加和創(chuàng)建，并將它們鏈接起來生成編程文件；使用組合編譯方式可一次完成整體設(shè)計 流程；自動定位編譯錯誤；高效的期間編程與驗證工具；可讀入標(biāo)準(zhǔn)的 EDIF 網(wǎng)表文件、 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件；能生成第三方 EDA 軟件使用的 VHDL 網(wǎng)表文件 和 Verilog 網(wǎng)表文件。 Quartus II 包括模塊化的編輯器。編輯器包括分析/綜合器（Analysis use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigne

20、d.all; entity PL_ASK is port(clk :in std_logic; -系統(tǒng)時鐘 start :in std_logic; -開始調(diào)制信號 時鐘信號 基帶信號 四分頻 載波信號 與門 調(diào)制信號 clk start x y PL_ASK inst VCC clk INPUT VCC start INPUT VCC x INPUT y OUTPUT x :in std_logic; -基帶信號 y :out std_logic); -調(diào)制信號 end PL_ASK; architecture behave of PL_ASK is signal q:integer ran

21、ge 0 to 3; -分頻計數(shù)器 signal f :std_logic; -載波信號 begin process(clk) begin if clkevent and clk =1 then if start=0 then q=0; elsif q=1 then f=1;q=q+1; -改變q后面數(shù)字的大小，就可以改變載波信號的占空比 elsif q=3 then f=0;q=0; -改變q后面數(shù)字的大小，就可以改變載波信號的頻率 else f=0; q=q+1; end if; end if; end process; y=x and f; -對基帶碼進(jìn)行調(diào)制 end behav; 4.

22、1.2 基于 FPGA 的 ASK 調(diào)制系統(tǒng)仿真結(jié)果 圖4-3給出了 ASK 調(diào)制器的仿真波形?？梢钥闯?，時鐘頻率為1MHz 即時鐘周期為 1us，經(jīng)四分頻后 f 的頻率為250KHz，周期變?yōu)樵瓉淼乃姆种?，輸入的基帶信號和?頻信號 f 相乘后輸出為調(diào)制信號 y,由上圖可知道，每當(dāng)輸入的 x 為1時，y 對應(yīng)為 f 的5 個周期，x 為0時 y 的輸出為0，從而實(shí)現(xiàn)了 ASK 的調(diào)制。 圖4-3 基于 FPGA 的 ASK 調(diào)制系統(tǒng)仿真結(jié)果 4.2 基于基于 FPGA 的的 ASK 解調(diào)系統(tǒng)解調(diào)系統(tǒng) 4.2.1 基于 FPGA 的 ASK 解調(diào)系統(tǒng)電路設(shè)計及程序 由圖4-4可以看出，此解調(diào)

23、系統(tǒng)采用內(nèi)部信號寄存輸入的已調(diào)信號，再利用對時鐘 信號進(jìn)行十二分頻后的信號對寄存的信號脈沖進(jìn)行計數(shù)，最后判決每次寄存的脈沖數(shù)， 當(dāng)脈沖數(shù)大于3時即判決為1，反之則為0，輸出即為還原的基帶信號。通過對上述 ASK 的調(diào)制與解調(diào)原理分析以及對基于 VHDL 的 ASK 調(diào)制與解調(diào)模型的建立，編寫 VHDL 程序。 圖4-4 基于 FPGA 的 ASK 解調(diào)系統(tǒng)模型圖 圖4-5 ASK 解調(diào)電路圖 基于 FPGA 的 ASK 解調(diào)系統(tǒng)仿真程序： 時鐘信號 已調(diào)信號 二十周期計數(shù)器 信號寄存器 脈沖 計數(shù) 器及 信號 判決 器 解調(diào)信號 clk start x y PL_ASK2 inst VCC c

24、lk INPUT VCC start INPUT VCC x INPUT y OUTPUT library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity PL_ASK2 is port ( clk :in std_logic; -系統(tǒng)時鐘 start :in std_logic; -同步信號 x :in std_logic; -調(diào)制信號 y :out std_logic); -基帶信號 end PL_ASK2; architectu

25、re behave of PL_ASK2 is signal q:integer range 0 to 11; -計數(shù)器 signal xx:std_logic; -寄存x信號 signal m:integer range 0 to 5; -計xx的脈沖數(shù) begin process(clk) -對系統(tǒng)時鐘進(jìn)行q分頻， begin if clkevent and clk=1 then xx=x; -clk上升沿時，把x信號賦給中間信號xx if start=0 then q=0; -if語句完成q的循環(huán)計數(shù) elsif q=11 then q=0; else q=q+1; end if; en

26、d if; end process; process(xx,q) -此進(jìn)程完成ASK解調(diào) begin if q=11 then m=0; -m計數(shù)器清零 elsif q=10 then if m=3 then y=0; -if語句通過對m大小，來判決y輸出的電平 else y=1; end if; elsif xxevent and xx=1then m=m+1; -計xx信號的脈沖個數(shù) end if; end process; end behav; 4.2.2 基于 FPGA 的 ASK 解調(diào)系統(tǒng)仿真結(jié)果 圖4-6給出了 ASK 解調(diào)系統(tǒng)的仿真波形。由圖可知，輸入信號為上一部分調(diào)制功 能模塊

27、的輸出信號即上圖所示的 y 信號，用內(nèi)部信號 xx 對輸入信號進(jìn)行信號采集與寄 存，由于調(diào)制信號的頻率為250KHz，為了保證輸入信號不會漏掉故在每次時鐘信號上 升沿的時候都對本部分的輸入信號進(jìn)行采集，而從上部分的調(diào)制信號分析可知當(dāng)輸入 x 為1或0時，對應(yīng)的都是20個時鐘周期，因此本部分輸入信號采集周期也應(yīng)為 20個時鐘周期。故設(shè)采集信號計數(shù)器。由上面的結(jié)果圖分析可知，解調(diào)信號落后19q 輸入信號約100us，即5個輸入信號周期，這是因為每20個時鐘周期都將計算輸入信號 的脈沖數(shù)并存入內(nèi)部脈沖計數(shù)器 m，當(dāng)?shù)臅r候則判定解調(diào)信號輸出為1 ，否3m 則為0 。上圖中的解調(diào)信號為x 同輸入信號進(jìn)行

28、對比可知解調(diào)信號和輸入信號 x 基本相同，本模塊仿真成功。 圖4-6 基于 FPGA 的 ASK 解調(diào)系統(tǒng)仿真結(jié)果 結(jié)結(jié) 論論 以上這些是我對基于 FPGA 的 ASK 調(diào)制解調(diào)器設(shè)計，選取了 FPGA 結(jié)合 VHDL 在 Quartus軟件平臺上進(jìn)行仿真研究以探究 ASK 的調(diào)制波形是否與預(yù) 期相符?？紤]到實(shí)際硬件的要求，對此次仿真所采用的時鐘周期為1us 即時鐘 頻率1MHz，而仿真結(jié)果與預(yù)期相同，即在 FPGA 上實(shí)現(xiàn) ASK 的調(diào)制功能是完 全可行的。在對 ASK 的解調(diào)模塊設(shè)計時，考慮到結(jié)果的可對比性，對解調(diào)時鐘 采用與調(diào)制信號相同的時鐘頻率，且將調(diào)制部分輸出的調(diào)制信號作為解調(diào)部分

29、的輸入信號，對此信號進(jìn)行解調(diào)，同時將解調(diào)信號與基帶信號進(jìn)行對比，以判 斷解調(diào)模塊是否能按預(yù)期將基帶信號還原。仿真結(jié)果符合預(yù)期，本次設(shè)計的 ASK 調(diào)制與解調(diào)系統(tǒng)運(yùn)行穩(wěn)定，在 FPGA 上實(shí)現(xiàn) ASK 的解調(diào)也是完全可行的， 本次對基于 FPGA 的 ASK 調(diào)制解調(diào)器的設(shè)計獲得了比較滿意的成果。 謝謝 辭辭 經(jīng)過近兩個月的時間，在老師和同學(xué)的幫助之下我比較順利的完成了這次 畢業(yè)設(shè)計。在畢業(yè)設(shè)計期間我遇到了很多棘手的問題，有些問題經(jīng)過自己查閱 相關(guān)資料可以解決，但有些問題自己實(shí)在解決不了。我經(jīng)常和同學(xué)一起探討這 些自己解決不了的問題，往往在討論中很多新的思路、想法就會浮現(xiàn)出來，這 非常有利于問題

30、的解決。我非常感謝我的同學(xué)們給與我的幫助與支持。 在這里我要特別感謝我的指導(dǎo)老師徐佳老師。我的畢業(yè)設(shè)計中凝結(jié)著徐佳 老師的很多心血。在我接到這個題目后的很長一段時間內(nèi)，我對題目的理解一 直很混亂，沒有頭緒。在徐佳老師耐心的梳理下，我頭腦中逐漸有了思路。心 里明晰多了。這樣按照設(shè)計思路，各個擊破，從選題到程序設(shè)計再到軟件仿真 得出正確的結(jié)果，很順利。在這期間，徐佳老師還給了我一些重要資料讓我參 考，資料中有些具體的設(shè)計實(shí)例，講得非常好，我都認(rèn)真的閱讀過，再進(jìn)行實(shí) 際的操作仿真。給了我很大的啟發(fā)與幫助。非常感謝徐佳老師的幫助。 同時，感謝四年來對我進(jìn)行教育培養(yǎng)的各位老師，她們細(xì)心指導(dǎo)我的學(xué)習(xí)。 在

31、此，我要向各位老師表示感謝。 再次感謝我的老師與同學(xué)，謝謝你們。 參考文獻(xiàn)參考文獻(xiàn) 1 樊昌信.張甫翊.徐炳祥.吳成柯.通信原理（第五版）M.北京：國防工業(yè) 出版社.2001 2 潘松.黃繼業(yè).EDA 技術(shù)實(shí)用教程M.北京：科學(xué)出版社.2006 3 南利平.王亞飛.通信原理簡明教程M.北京：清華大學(xué)出版社.2007 4 黃智偉.FPGA 系統(tǒng)設(shè)計與實(shí)踐M.北京：電子工業(yè)出版社.2005 5 羅苑棠.CPLD/FPGA 常用模塊與綜合系統(tǒng)設(shè)計實(shí)例精講M.北京：電子 工業(yè)出版社.2007 6 潘松.黃繼業(yè).EDA 技術(shù)與 VHDLM.北京：清華大學(xué)出版社.2007 7 岳敏.袁小平.鄧恒淹.基于

32、FPGA 的數(shù)字調(diào)制信號發(fā)生器的設(shè)計J.電子元 器件應(yīng)用.2009 8 邊計年. 薛宏熙.用 VHDL 設(shè)計電子線路.北京:清華大學(xué)出版社 2000 9 Quartus Verison 6.0 Handbook . Altera Corporation EB/OL 10 Cyclone Device Family Data Sheet Altera Corporation EB/OL 11 VHDL Language Reference Guide. Aldec Inc. Henderson NV USA .J1999 附附 錄錄 基于 FPGA 的 ASK 調(diào)制系統(tǒng)仿真程序： library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity PL_ASK is port(clk :in std_logic; -系統(tǒng)時鐘 start :in std_logic; -開始調(diào)制信號 x :in std_logic; -基帶信號 y :out std_logic); -調(diào)制信號 end PL_ASK; architecture behave of PL_ASK is signal q:integer range 0 to