cpldfpga課程設(shè)計-基于verilog-hdl的彩燈控制器

彩燈控制的設(shè)計（CPLD/FPGA課程設(shè)計）ICPLD/FPGA課程設(shè)計項目名稱基于FPGA的彩燈控制專業(yè)班級物聯(lián)網(wǎng)工程132班學(xué)生學(xué)號2013133043學(xué)生姓名指導(dǎo)教師2016年6月15日物聯(lián)網(wǎng)工程112班，姓名周浩杰（CPLD/FPGA課程設(shè)計）III摘要本課程設(shè)計提出基于FPGA的彩燈控制器的設(shè)計與分析，設(shè)計由分頻器模塊，數(shù)據(jù)選擇器模塊，彩燈控制模塊組成，基本原理是通過分頻器產(chǎn)生不同頻率時鐘信號，表示彩燈顯示的快慢，然后通過數(shù)據(jù)選擇器進(jìn)行選擇，進(jìn)而通過彩燈花型控制器顯示不同種類的彩燈花型。本設(shè)計運(yùn)用運(yùn)用VERILOGHDL語言在MODELSIM軟件上進(jìn)行了實驗程序的編譯和波形的仿真，具有代碼簡單易懂，功能易實現(xiàn)的特點，通過不斷地調(diào)試和代碼的多次完善，最終實現(xiàn)完整的彩燈控制器，達(dá)到了自主設(shè)計邏輯電路的水平。關(guān)鍵詞彩燈控制；VERILOGHDL語言；MODELSIM軟件彩燈控制的設(shè)計（CPLD/FPGA課程設(shè)計）IIIABSTRACTTHECURRICULUMDESIGNISPROPOSEDBASEDONFPGAOCTALLANTERNCONTROLLERDESIGNANDANALYSIS,DESIGNBYTHEFREQUENCYDIVIDERMODULE,DATASELECTORMODULELANTERNCONTROLMODULE,THEBASICPRINCIPLEISTHROUGHAFREQUENCYDIVIDERGENERATEDCLOCKSIGNALWITHDIFFERENTFREQUENCYANDEXPRESSTHELANTERNDISPLAYOFSPEED,THENTHROUGHTHEDATASELECTOR,ANDTHENTHROUGHTHELANTERNFLOWERTYPECONTROLLERDISPLAYLIGHTSINDIFFERENTKINDSOFFLOWERSTHISDESIGNBYUSINGVERILOGHDLLANGUAGEINTHEMODELSIMSOFTWAREOFEXPERIMENTALPROGRAMCOMPILINGANDWAVEFORMSIMULATION,WITHEASYTOUNDERSTANDCODE,FUNCTIONISEASYTOREALIZETHECHARACTERISTICSBYCONTINUOUSDEBUGGINGANDCODEIMPROVEDSEVERALTIMES,ANDULTIMATELYCOMPLETETHELANTERNCONTROLLER,UPTOTHELEVELOFTHEINDEPENDENTDESIGNOFLOGICCIRCUITKEYWORDSTHELANTERNCONTROLLER；VERILOGHDLLANGUAGE；THEMODELSIMSOFTWARE摘要和目錄統(tǒng)一編頁碼為，物聯(lián)網(wǎng)工程132班，許瀟灑彩燈控制器的設(shè)計（CPLD/FPGA課程設(shè)計）IV目錄摘要IABSTRACTII第一章緒論111課題背景112彩燈控制的實際研究意義3第二章彩燈控制相關(guān)模塊的設(shè)計以及原理421總體設(shè)計4211方案比較4212方案論述5213方案選擇522相關(guān)模塊5221時鐘信號模塊5222節(jié)拍快慢控制模塊6223彩燈控花型控制模塊6第三章彩燈控制的軟件程序設(shè)計831MODELSIM軟件介紹832彩燈控制程序設(shè)計9321分頻器程序9322數(shù)據(jù)選擇器程序10323彩燈花樣程序11第四章仿真調(diào)試1341仿真過程1342仿真結(jié)果15結(jié)論19參考文獻(xiàn)20附錄21致謝28物聯(lián)網(wǎng)工程132班，許瀟灑彩燈控制器的設(shè)計（CPLD/FPGA課程設(shè)計）1第一章緒論11課題背景1FPGAFPGA采用了邏輯單元陣列LCA（LOGICCELLARRAY）這樣一個新概念，內(nèi)部包括可配置邏輯模塊CLB（CONFIGURABLELOGICBLOCK）、輸出輸入模塊IOB（INPUTOUTPUTBLOCK）和內(nèi)部連線（INTERCONNECT）三個部分。FPGA的基本特點主要有1）采用FPGA設(shè)計ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。2）3）FPGA內(nèi)部有豐富的觸發(fā)器和IO引腳。4）FPGA是ASIC電路中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小的器件之一。5）FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。2EDA當(dāng)今社會是數(shù)字化的社會，也是數(shù)字集成電路廣泛應(yīng)用的社會，數(shù)字本身在不斷的進(jìn)行更新?lián)Q代。它由早起的電子管、晶體管、小中規(guī)模集成電路發(fā)展到超大規(guī)模集成電路以及許多具有特定功能的專用集成電路。而EDA技術(shù)就是以微電子技術(shù)為物理層面，現(xiàn)代電子設(shè)計為靈魂，計算機(jī)軟件技術(shù)為手段，最終形成集成電子系統(tǒng)或?qū)Ｓ眉呻娐稟SIC為目的的一門新興技術(shù)。EDA是電子設(shè)計自動化（ELECTRONICDESIGNAUTOMATION）的縮寫，在20世紀(jì)60年代中期從計算機(jī)輔助設(shè)計（CAD）、計算機(jī)輔助制造（CAM）、計算機(jī)輔助測試（CAT）和計算機(jī)輔助工程（CAE）的概念發(fā)展而來的。它以計算機(jī)為工具，設(shè)計者在EDA軟件平臺上，用硬件描述語言VHDL完成設(shè)計文件，然后由計算機(jī)自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計的效率和可操作性，減輕了設(shè)計者的勞動強(qiáng)度。EDA技術(shù)（即ELECTRONICDESIGNAUTOMATION技術(shù)）就是依賴強(qiáng)大的計算機(jī)，在EDA工具軟件平臺上，對以硬件描述語言HDL（HARDWAREDESCRIPTIONLANGUAGE）為系統(tǒng)邏輯描述手段完成的設(shè)計文件，自動的完成邏輯編譯、化簡、分割、綜合、布局布線以及邏輯優(yōu)化和仿真測試，直至實現(xiàn)既定的電子線路系統(tǒng)功能。他在硬件實現(xiàn)方面融合了大規(guī)模集成電路制造技術(shù)、IC版圖設(shè)計、ASIC測試和封裝、FPGA（FIELDPROGRAMMEGATEARRAY）CPLD（COMPLEXPROGRAMMELOGICDEVICE）編程下載和自動測試等技術(shù)在計算機(jī)輔助工程方面融合了物聯(lián)網(wǎng)工程132班，許瀟灑彩燈控制器的設(shè)計（CPLD/FPGA課程設(shè)計）2計算機(jī)輔助設(shè)計（CAD）,計算機(jī)輔助制造（CAM），計算機(jī)輔助測試（CAT），計算機(jī)輔助工程（CAE）技術(shù)以及多種計算機(jī)語言的設(shè)計概念；而在現(xiàn)代電子學(xué)方面則容納了更多的內(nèi)容，如電子線路設(shè)計理論、數(shù)字信號處理技術(shù)、數(shù)字系統(tǒng)建模和優(yōu)化技術(shù)及長線技術(shù)理論等。硬件描述語言HDL是EDA技術(shù)的重要組成部分，常見的HDL主要有VHDL、VERILOGHDL、ABEL、AHDL、SYSTEMVERILOG和SYSTEMC。其中VHDL、VERILOGHDL和現(xiàn)在的EDA設(shè)計中使用最多，并且我們學(xué)習(xí)的是VERILOG的編程方法及實用技術(shù)。3VERILOGHDLVERILOGHDL是一種硬件描述語言（HDLHARDWAREDISCRIPTIONLANGUAGE），是一種以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言。VERILOGHDL就是在用途最廣泛的C語言的基礎(chǔ)上發(fā)展起來的一種件描述語言，它是由GDAGATEWAYDESIGNAUTOMATION公司的PHILMOORBY在1983年末首創(chuàng)的，最初只設(shè)計了一個仿真與驗證工具，之后又陸續(xù)開發(fā)了相關(guān)的故障模擬與時序分析工具。1985年MOORBY推出它的第三個商用仿真器VERILOGXL,獲得了巨大的成功，從而使得VERILOGHDL迅速得到推廣應(yīng)用。1989年CADENCE公司收購了GDA公司，使得VERILOGHDL成為了該公司的獨家專利。1990年CADENCE公司公開發(fā)表了VERILOGHDL,并成立LVI組織以促進(jìn)VERILOGHDL成為IEEE標(biāo)準(zhǔn)，即IEEESTANDARD13641995。用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。VERILOGHDL的最大特點就是易學(xué)易用，如果有C語言的編程經(jīng)驗，可以在一個較短的時間內(nèi)很快的學(xué)習(xí)和掌握，因而可以把VERILOGHDL內(nèi)容安排在與ASIC設(shè)計等相關(guān)課程內(nèi)部進(jìn)行講授，由于HDL語言本身是專門面向硬件與系統(tǒng)設(shè)計的，這樣的安排可以使學(xué)習(xí)者同時獲得設(shè)計實際電路的經(jīng)驗。與之相比，VHDL的學(xué)習(xí)要困難一些。但VERILOGHDL較自由的語法，也容易造成初學(xué)者犯一些錯誤，這一點要注意。下面列出的是VERILOG硬件描述語言的主要能力（1）基本邏輯門，例如AND、OR和NAND等都內(nèi)置在語言中。（2）用戶定義原語（UDP）創(chuàng)建的靈活性。用戶定義的原語既可以是組合邏輯原語，也可以是時序邏輯原語。（3）開關(guān)級基本結(jié)構(gòu)模型，例如PMOS和NMOS等也被內(nèi)置在語言中。（4）提供顯式語言結(jié)構(gòu)指定設(shè)計中的端口到端口的時延及路徑時延和設(shè)計的時序檢查。（5）可采用三種不同方式或混合方式對設(shè)計建模。這些方式包括行為描述方式使用過程化結(jié)構(gòu)建模；數(shù)據(jù)流方式使用連續(xù)賦值語句方式建模；結(jié)構(gòu)化方式使用門和模塊實例語句描述建模。物聯(lián)網(wǎng)工程132班，許瀟灑彩燈控制器的設(shè)計（CPLD/FPGA課程設(shè)計）3VERILOGHDL中有兩類數(shù)據(jù)類型線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。線網(wǎng)類型表示構(gòu)件間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲元件。能夠描述層次設(shè)計，可使用模塊實例結(jié)構(gòu)描述任何層次。設(shè)計的規(guī)?？梢允侨我獾?；語言不對設(shè)計的規(guī)模（大?。┦┘尤魏蜗拗?。VERILOGHDL不再是某些公司的專有語言而是IEEE標(biāo)準(zhǔn)。人和機(jī)器都可閱讀VERILOG語言，因此它可作為EDA的工具和設(shè)計者之間的交互語言。VERILOGHDL語言的描述能力能夠通過使用編程語言接口（PLI）機(jī)制進(jìn)一步擴(kuò)展。PLI是允許外部函數(shù)訪問VERILOG模塊內(nèi)信息、允許設(shè)計者與模擬器交互的例程集合。設(shè)計能夠在多個層次上加以描述，從開關(guān)級、門級、寄存器傳送級（RTL）到算法級，包括進(jìn)程和隊列級。能夠使用內(nèi)置開關(guān)級原語在開關(guān)級對設(shè)計完整建模。同一語言可用于生成模擬激勵和指定測試的驗證約束條件，例如輸入值的指定。VERILOGHDL能夠監(jiān)控模擬驗證的執(zhí)行，即模擬驗證執(zhí)行過程中設(shè)計的值能夠被監(jiān)控和顯示。這些值也能夠用于與期望值比較，在不匹配的情況下，打印報告消息。在行為級描述中，VERILOGHDL不僅能夠在RTL級上進(jìn)行設(shè)計描述，而且能夠在體系結(jié)構(gòu)級描述及其算法級行為上進(jìn)行設(shè)計描述。能夠使用門和模塊實例化語句在結(jié)構(gòu)級進(jìn)行結(jié)構(gòu)描述。VERILOGHDL的混合方式建模能力，即在一個設(shè)計中每個模塊均可以在不同設(shè)計層次上建模。VERILOGHDL還具有內(nèi)置邏輯函數(shù)，例如物聯(lián)網(wǎng)工程132班，許瀟灑彩燈控制器的設(shè)計（CPLD/FPGA課程設(shè)計）10此分頻器模塊名為“F”，端口分別為RESET,CLKIN,CLKOUT,CLKOUT1,CLKOUT2,CLKOUT3，其中，RESET為復(fù)位端，CLKIN為輸入的時鐘信號CLKOUT,CLKOUT1,CLKOUT2,CLKOUT3,為輸出端。此模塊的功能是將時鐘信號的頻率進(jìn)行分頻，分別為4分頻，8分頻，16分頻，32分頻。ALWAYSPOSEDGERESETORPOSEDGECLKINIFRESETBEGINCNT0CLKOUT0END/當(dāng)RESET，CLKIN上升沿來臨時進(jìn)行復(fù)位ALWAYSPOSEDGERESETORPOSEDGECLKINCLKOUTCLKOUT/將CLKIN二分，即CLKOUT為四分頻ALWAYSPOSEDGERESETORPOSEDGECLKOUTCLKOUT1CLKOUT1/將CLKOUT二分,即CLKOUT為8分頻ALWAYSPOSEDGERESETORPOSEDGECLKOUT1CLKOUT2CLKOUT2/將CLKOUT1二分,即CLKOUT2為16分頻ALWAYSPOSEDGERESETORPOSEDGECLKOUT2CLKOUT3CLKOUT3/將CLKOUT2二分,即CLKOUT3為32分頻由在VERILOG語言中，ALWAYS塊為過程快，多個過程快同時進(jìn)行，則相當(dāng)于同時產(chǎn)生了4種波形，CLKOUT是對基準(zhǔn)時鐘的4分頻，CLKOUT1是對基準(zhǔn)時鐘的8分頻，CLKOUT2是對基準(zhǔn)時鐘的16分頻，CLKOUT3是對基準(zhǔn)時鐘的32分頻。（2）分頻器部分測試程序注解DEFINECLK_CYCLE50ALWAYSCLK_CYCLECLKINCLKIN/定義的基準(zhǔn)時鐘為每50NS翻轉(zhuǎn)一次，周期為100NS初始化INITIALBEGINRESET1/復(fù)位CLKIN0100RESET0/100NS之后開始執(zhí)行程序10000STOP物聯(lián)網(wǎng)工程132班，許瀟灑彩燈控制器的設(shè)計（CPLD/FPGA課程設(shè)計）11ENDFFDRESET,CLKIN,CLKOUT,CLKOUT1,CLKOUT2,CLKOUT3/分頻器模塊函數(shù)的調(diào)用321數(shù)據(jù)選擇器程序MODULEMUX4_1OUT,IN0,IN1,IN2,IN3,SEL此程序為四選一數(shù)據(jù)選擇器，選擇端為SEL,輸入端為IN0,IN1,IN2,IN3，輸出端為OUTINPUT10SEL/選擇端有兩位CASESEL2B00OUTIN02B01OUTIN12B10OUTIN22B11OUTIN3/SEL的兩位有四種組合，對應(yīng)這四種輸出結(jié)果321彩燈花樣程序MODULECAIDENGCLK,RESET,ZOUTPUTREG70Z/輸出為8位八路對應(yīng)著8路流水燈PARAMETERS0D0,S1D1,S2D2,S3D3,S4D4,S5D5,S6D6,S7D7,S8D8,S9D9,S10D10,S11D11,S12D12,S13D13,S14D14,S15D15,S16D16,S17D17,S18D18,S19D19,S20D20,S21D21,S22D22,S23D23,S24D24,S25D25,S26D26,S27D27,S28D28,S29D29,S30D30,S31D31,S32D32,S33D33,S34D34,S35D35,S36D36,S37D37,S38D38,S39D39,S40D40,S41D41,S42D42,S43D43,S44D44,S45D45,S46D46,S47D47,S48D48,S49D49,S50D50,S51D51,S52D52/自定義參數(shù)，CASESTATES0STATES1S1STATES2S2STATES3S3STATES4S4STATES5S5STATES6S6STATES7S7STATES8S8STATES9S9STATES10S10STATES11S11STATES12S12STATES13S13STATES14S14STATES15S15STATES16S16STATES17S17STATES18S18STATES19S19STATES20S20STATES21S21STATES22S22STATES23S23STATES24S24STATES25S25STATES26S26STATES27S27STATES28S28STATES29S29STATES30S30STATES31S31STATES32S32STATES33S33STATES34S34STATES35S35STATES36S36STATES37S37STATES38S38STATES39S39STATES40S40STATES41S41STATES42S42STATES43S43STATES44S44STATES45S45STATES46S46STATES47S47STATES48S48STATES49S49STATES50S50STATES51S51STATES52S52STATES0DEFAULTSTATES0ENDCASE/定義彩燈不同的狀態(tài)，使彩燈狀態(tài)發(fā)生改變，ALWAYSSTATE/彩燈狀態(tài)發(fā)生改變時，BEGINCASESTATE/彩燈依次會顯示八路彩燈共亮滅閃爍，右循環(huán)亮滅，左循環(huán)亮滅，相間閃爍物聯(lián)網(wǎng)工程132班，許瀟灑彩燈控制器的設(shè)計（CPLD/FPGA課程設(shè)計）12物聯(lián)網(wǎng)工程132班，許瀟灑彩燈控制器的設(shè)計（CPLD/FPGA課程設(shè)計）13第四章仿真調(diào)試41仿真過程1在MODELSIM種建立工程文件。2分別新建文件分頻器“FV”，測試“TESTFV”四選一數(shù)據(jù)選擇器“MUX4_1”，測試“TESTMUX4_1V”花樣彩燈“CSIDENGV”測試“TESTCAIDENGV”3編譯4添加波形5輸入激勵物聯(lián)網(wǎng)工程132班，許瀟灑彩燈控制器的設(shè)計（CPLD/FPGA課程設(shè)計）14物聯(lián)網(wǎng)工程132班，許瀟灑彩燈控制器的設(shè)計（CPLD/FPGA課程設(shè)計）1541仿真結(jié)果（1）分頻器仿真波形圖物聯(lián)網(wǎng)工程132班，許瀟灑彩燈控制器的設(shè)計（CPLD/FPGA課程設(shè)計）16（2）四選一數(shù)據(jù)選擇器仿真波形圖物聯(lián)網(wǎng)工程132班，許瀟灑彩燈控制器的設(shè)計（CPLD/FPGA課程設(shè)計）17（3）彩燈花樣顯示仿真波形圖物聯(lián)網(wǎng)工程132班，許瀟灑彩燈控制器的設(shè)計（CPLD/FPGA課程設(shè)計）18物聯(lián)網(wǎng)工程132班，許瀟灑彩燈控制器的設(shè)計（CPLD/FPGA課程設(shè)計）19結(jié)論通過這次設(shè)計我們了解并掌握VERILOGHDL硬件描述語言的設(shè)計方法和思想，使自己能將已學(xué)過的數(shù)字電子系統(tǒng)設(shè)計、VERILOGHDL程序設(shè)計等知識綜合運(yùn)用于電子系統(tǒng)的設(shè)計中，基本掌握了運(yùn)用VERILOGHDL設(shè)計電子系統(tǒng)的流程和方法，加強(qiáng)和培養(yǎng)了自己對電子系統(tǒng)的設(shè)計能力。我們也了解了VHDL的一些知識，VERILOGHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VERILOGHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計算機(jī)高級語言。VERILOGHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分,及端口）和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是VERILOGHDL系統(tǒng)設(shè)計的基本點。VERILOGHDL語言作為一種國際標(biāo)準(zhǔn)化的硬件描述語言，自1987年獲得IEEE批準(zhǔn)以來，經(jīng)過了1993年和2001年兩次修物聯(lián)網(wǎng)工程132班，許瀟灑彩燈控制器的設(shè)計（CPLD/FPGA課程設(shè)計）20改，至今已被眾多的國際知名電子設(shè)計自動化（EDA）工具研發(fā)商所采用，并隨同EDA設(shè)計工具一起廣泛地進(jìn)入了數(shù)字系統(tǒng)設(shè)計與研發(fā)領(lǐng)域，目前已成為電子業(yè)界普遍接受的一種硬件設(shè)計技術(shù)。VERILOGHDL語言的運(yùn)用提高了我們設(shè)計電子系統(tǒng)的效率，簡單實用，也在此次設(shè)計中提升了我們自身運(yùn)用所學(xué)知識的能力，也更加體會出作為團(tuán)隊中的一員要以團(tuán)隊思想為主題發(fā)展自己的思維。物聯(lián)網(wǎng)工程132班，許瀟灑彩燈控制器的設(shè)計（CPLD/FPGA課程設(shè)計）21參考文獻(xiàn)1陶佰睿，李靜輝，苗鳳娟，馬麗數(shù)字集成電路與EDA設(shè)計基礎(chǔ)教程，2011,092曹昕燕周鳳臣聶春燕EDA技術(shù)實驗與課程設(shè)計，20063常曉明VERILOGHDL實踐與應(yīng)用系統(tǒng)設(shè)計北京航空航天大學(xué)出版社,20034王金明，楊吉斌數(shù)字系統(tǒng)設(shè)計與VERILOGHDL北京電子工業(yè)出版社2002物聯(lián)網(wǎng)工程132班，許瀟灑彩燈控制器的設(shè)計（CPLD/FPGA課程設(shè)計）22附錄分頻器源程序MODULEFRESET,CLKIN,CLKOUT,CLKOUT1,CLKOUT2,CLKOUT3INPUTRESET,CLKINOUTPUTCLKOUT,CLKOUT1,CLKOUT2,CLKOUT3REGCLKOUT,CLKOUT1,CLKOUT2,CLKOUT3REG10CNT,CNT1,CNT2,CNT3ALWAYSPOSEDGERESETORPOSEDGECLKINIFRESETBEGINCNT0CLKOUT0ENDELSEBEGINCNTCNT1B1IFCNT1BEGINCNT0CLKOUTCLKOUTENDENDALWAYSPOSEDGERESETORPOSEDGECLKOUTIFRESETBEGINCNT10CLKOUT10ENDELSEBEGINCNT1CNT11B1IFCNT11BEGINCNT10CLKOUT1CLKOUT1ENDENDALWAYSPOSEDGERESETORPOSEDGECLKOUT1IFRESETBEGINCNT20CLKOUT20物聯(lián)網(wǎng)工程132班，許瀟灑彩燈控制器的設(shè)計（CPLD/FPGA課程設(shè)計）23ENDELSEBEGINCNT2CNT21B1IFCNT21BEGINCNT20CLKOUT2CLKOUT2ENDENDALWAYSPOSEDGERESETORPOSEDGECLKOUT2IFRESETBEGINCNT30CLKOUT30ENDELSEBEGINCNT3CNT31B1IFCNT31BEGINCNT30CLKOUT3CLKOUT3ENDENDENDMODULE分頻器測試程序TIMESCALE1NS/1NSDEFINECLK_CYCLE50INCLUDE“FV“MODULET2REGCLKIN,RESETWIRECLKOUT,CLKOUT1,CLKOUT2,CLKOUT3ALWAYSCLK_CYCLECLKINCLKININITIALBEGINRESET1CLKIN0100RESET010000STOPEND物聯(lián)網(wǎng)工程132班，許瀟灑彩燈控制器的設(shè)計（CPLD/FPGA課程設(shè)計）24FFDRESET,CLKIN,CLKOUT,CLKOUT1,CLKOUT2,CLKOUT3ENDMODULE四選一數(shù)據(jù)選擇器源程序MODULEMUX4_1OUT,IN0,IN1,IN2,IN3,SELOUTPUTOUTINPUTIN0,IN1,IN2,IN3INPUT10SELREGOUTALWAYSIN0ORIN1ORIN2ORIN3ORSELCASESEL2B00OUTIN02B01OUTIN12B10OUTIN22B11OUTIN3DEFAULTOUT2BXENDCASEENDMODULE四選一數(shù)據(jù)選擇器測試程序TIMESCALE1NS/1NSINCLUDE“MUX4_1V“MODULET1REGIN0,IN1,IN2,IN3REG10SELREGCLOCKWIREOUT1INITIALBEGININ00IN10IN20IN30CLOCK0SEL0ENDALWAYS50CLOCKCLOCKALWAYSPOSEDGECLOCKBEGIN1IN0RANDOM23IN1RANDOM21IN2RANDOM23IN3RANDOM2END物聯(lián)網(wǎng)工程132班，許瀟灑彩燈控制器的設(shè)計（CPLD/FPGA課程設(shè)計）25ALWAYS1000SELSEL2B01MUX4_1MOUT1,IN0,IN1,IN2,IN3,SELENDMODULE彩燈花樣源程序MODULECAIDENGCLK,RESET,ZINPUTRESET,CLKOUTPUTREG70ZREG50STATEPARAMETERS0D0,S1D1,S2D2,S3D3,S4D4,S5D5,S6D6,S7D7,S8D8,S9D9,S10D10,S11D11,S12D12,S13D13,S14D14,S15D15,S16D16,S17D17,S18D18,S19D19,S20D20,S21D21,S22D22,S23D23,S24D24,S25D25,S26D26,S27D27,S28D28,S29D29,S30D30,S31D31,S32D32,S33D33,S34D34,S35D35,S36D36,S37D37,S38D38,S39D39,S40D40,S41D41,S42D42,S43D43,S44D44,S45D45,S46D46,S47D47,S48D48,S49D49,S50D50,S51D51,S52D52ALWAYSPOSEDGECLKBEGINIFRESETSTATES0ELSECASESTATES0STATES1S1STATES2S2STATES3S3STATES4S4STATES5S5STATES6S6STATES7S7STATES8S8STATES9S9STATES10S10STATES11S11STATES12S12STATES13S13STATES14S14STATES15S15STATES16S16STATES17S17STATES18S18STATES19S19STATES20S20STATES21S21STATES22S22STATES23物聯(lián)網(wǎng)工程132班，許瀟灑彩燈控制器的設(shè)計（CPLD/FPGA課程設(shè)計）26S23STATES24S24STATES25S25STATES26S26STATES27S27STATES28S28STATES29S29STATES30S30STATES31S31STATES32S32STATES33S33STATES34S34STATES35S35STATES36S36STATES37S37STATES38S38STATES39S39STATES40S40STATES41S41STATES42S42STATES43S43STATES44S44STATES45S45STATES46S46STATES47S47STATES48S48STATES49S49STATES50S50STATES51S51STATES52S52STATES0DEFAULTSTATES0ENDCASEENDALWAYSSTATEBEGINCASESTATES0Z8B00000000S1Z8B11111111S3Z8B00000000S4Z8B11111111S5Z8B00000000S6Z8B11111111S7Z8B00000000S8Z8B11111111S9Z8B00000000物聯(lián)網(wǎng)工程132班，許瀟灑彩燈控制器的設(shè)計（CPLD/FPGA課程設(shè)計）27S10Z8B10000000S11Z8B01000000S12Z8B00100000S13Z8B00010000S14Z8B00001000S15Z8B00000100S16Z8B00000010S17Z8B00000001S18Z8B