畢業(yè)設(shè)計-基于單片機和fpga的低頻數(shù)字相位設(shè)計1

1引言設(shè)計采用單片機和FPGA相結(jié)合的電路實現(xiàn)方案?？紤]到FPGA具有集成度高，I/O資源豐富，穩(wěn)定可靠，可現(xiàn)場在線編程等優(yōu)點，而單片機具有很好的人機接口和運算控制功能，所以采用FPGA和單片機相結(jié)合，構(gòu)成整個系統(tǒng)的測控主體。自1985年XILINX公司推出第一片現(xiàn)場可編程邏輯陣列FPGA至今，F(xiàn)PGA已經(jīng)成為當今電子設(shè)計應(yīng)用市場上首選的可編程邏輯器件之一。從航空航天到數(shù)字信號處理，再到汽車家電等消費領(lǐng)域，無處不見FPGA的身影。而且，隨著微電子等工藝的進步，F(xiàn)PGA器件本身的性能逐年在提高，使得FPGA器件與其他同類器件相比更有競爭力。在這個各類電子設(shè)計器件百花齊放的時代，廣大消費者需要對這些電子設(shè)計器件有個更深入地了解，從而為自己的科研學習或工業(yè)生產(chǎn)挑選到既能滿足各項性能指標要求，又經(jīng)濟實惠的合適的電子設(shè)計器件。因此，進行FPGA器件的應(yīng)用研究并進行各類電子設(shè)計產(chǎn)品的性能優(yōu)勢對比分析是一項很有價值和實際意義的工作。隨著EDA技術(shù)的高速發(fā)展，電子系統(tǒng)的設(shè)計技術(shù)和工具發(fā)生了深刻的變化，大規(guī)?？删幊踢壿嬈骷﨔PGA的出現(xiàn)，給設(shè)計人員帶來了諸多方便。利用它進行產(chǎn)品開發(fā)，不僅成本低、周期短、可靠性高，而且可以隨時在系統(tǒng)中修改其邏輯功能。FPGA器件的成本越來越低，ACTEL公司發(fā)布第三代的基于FLASH的可編程邏輯方案。這些新的FPGA芯片最低價將達到15美元，代表了全球最低成本的FPGA，并且相對于基于SRAM的FPGA來說具有保密的優(yōu)勢?；贔LASH的FPGA可以提供加密、低功耗、上電工作、可重復編程的方案。目前生產(chǎn)FPGA的公司主要有XILINX、ALTERA、ACTEL、LATTICE、QUICKLOGIC等，生產(chǎn)的FPGA品種和型號繁多。盡管這些FPGA的具體結(jié)構(gòu)和性能指標各有特色，但它們都有一個共同之處，即由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊，從而實現(xiàn)不同的設(shè)計。典型的FPGA通常包含三類基本資源可編程邏輯功能塊、可編程輸入/輸出塊和可編程互連資源。可編程邏輯功能塊是實現(xiàn)用戶功能的基本單元，多個邏輯功能塊通常規(guī)則地排成一個陣列結(jié)構(gòu)，分布于整個芯片；可編程輸入/輸出塊完成芯片內(nèi)部邏輯與外部管腳之間的接口，圍繞在邏輯單元陣列四周；可編程內(nèi)部互連資源包括各種長度的連線線段和一些可編程連接開關(guān)，它們將各個可編程邏輯塊或輸入/輸出塊連接起來，構(gòu)成特定功能的電路。用戶可以通過編程決定每個單元的功能以及它們的互連關(guān)系，從而實現(xiàn)所需的邏輯功能。不同廠家或不同型號的FPGA，在可編程邏輯塊的內(nèi)部結(jié)構(gòu)、規(guī)模、內(nèi)部互連的結(jié)構(gòu)等方面經(jīng)常存在較大的差異。除了上述構(gòu)成FPGA基本結(jié)構(gòu)的三種資源以外，隨著工藝的進步和應(yīng)用系統(tǒng)需求的發(fā)展，一般在FPGA中還可能包含以下可選資源存儲器資源（塊RAM、分布式RAM）；數(shù)字時鐘管理單元（分頻/倍頻、數(shù)字延遲、時鐘鎖定）；算數(shù)運算單元（高速硬件乘法器、乘加器）；多電平標準兼容的I/O接口；高速串行I/O接口；特殊功能模塊（以太網(wǎng)MAC等硬IP核）；微處理器（POWERPC405等硬處理器IP核）。下面介紹兩種FPGA的一般結(jié)構(gòu)。第一種包括5個可配置部分（1）可配置邏輯塊，用于實現(xiàn)大部分邏輯功能；（2）在可配置邏輯塊的四周分布著可編程的輸入輸出塊（INPUT/OUTPUTBLOCKS），提供封裝引腳與內(nèi)部邏輯之間的連接接口；（3）豐富的多層互連結(jié)構(gòu)的可編程連線；（4）片上的隨機存取塊狀RAM；（5）全數(shù)字式延遲鎖相環(huán)（DLL）時鐘控制塊，與每個全局時鐘輸入緩沖器相連，該閉環(huán)系統(tǒng)確保時鐘邊沿到達內(nèi)部觸發(fā)器與其到達輸入引腳同步，有效地消除時鐘分配的延遲。另一種FPGA器件主要包括（1）邏輯陣列，由多個邏輯陣列塊（LOGICARRAYBLOCKS）排列而成，用于實現(xiàn)大部分邏輯功能；（2）在芯片四周分布著可編程的輸入輸出單元（INPUT/OUTPUTELEMENTS），提供封裝引腳與內(nèi)部邏輯之間的連接接口；（3）豐富的多層互連結(jié)構(gòu)的可編程連線；（4）片上的隨機存取塊狀RAM；（5）鎖相環(huán)（PLL），用于時鐘的鎖定與同步、能夠?qū)崿F(xiàn)時鐘的倍頻和分頻；（6）高速的硬件乘法器，有助于實現(xiàn)高性能的DSP功能。目前絕大部分FPGA都采用查找表技術(shù)，最基本邏輯單元都是由LUT和觸發(fā)器組成的。查找表簡稱為LUT，本質(zhì)上就是一個RAM。目前FPGA中多使用4輸入的LUT，所以每一個LUT可以看成一個有4位地址線的16X1的RAM。當用戶通過原理圖或VHDL語言描述了一個邏輯電路以后，F(xiàn)PGA開發(fā)軟件會自動計算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫入RAM。這樣，每輸入一個信號進行邏輯運算就等于輸入一個地址進行查表，找出該地址對應(yīng)的內(nèi)容，然后輸出即可。由于LUT主要適合SRAM工藝生產(chǎn)，所以目前大部分FPGA都是基于SRAM工藝的。而SRAM工藝的芯片在掉電后信息就會丟失，因此需要外加一片專用的配置芯片。在上電的時候，由這個專用配置芯片把數(shù)據(jù)加載到FPGA中，F(xiàn)PGA就可以正常工作。少數(shù)FPGA產(chǎn)品采用反熔絲或FLASH工藝，掉電后配置信息不會丟失，因此這種FPGA芯片不需要外加的專用配置芯片。單片機集成度高、功耗低、速度快、價格便宜、實用靈活、開發(fā)周期短。自從20世紀80年代單片機首次推出以來，一經(jīng)上市便顯示出強大的生命力，以其獨特的優(yōu)點迅速占領(lǐng)市場并獲得了廣泛使用，并且很快在全世界得到廣泛的推廣與應(yīng)用。一直到現(xiàn)在，單片機技術(shù)正日臻完善，國內(nèi)外的單片機熱更是經(jīng)久不衰，對于電子信息產(chǎn)業(yè)的發(fā)展更具有“倍增器”的作用。因此新型單片機已成為21世紀極具發(fā)展?jié)摿陀绊懥Φ囊豁楇娮涌萍籍a(chǎn)品。目前，單片機正朝著兼容性、單片系統(tǒng)化、多功能和低功耗的方向發(fā)展。單片機與單片系統(tǒng)、智能傳感器、網(wǎng)絡(luò)通信等高新技術(shù)的融合必將成為21世紀新的經(jīng)濟增長點。隨著微電子技術(shù)和計算機技術(shù)的迅速發(fā)展，單片機升級換代的速度在不斷加快，涉及新型單片機原理、接口技術(shù)、外圍電路設(shè)計及應(yīng)用技術(shù)的知識也在不斷更新。該設(shè)計中系統(tǒng)實現(xiàn)的增益程控放大功能和增益程控衰減功能主要是通過單片機、單片機外圍電路、接口技術(shù)以及一些單片機原理來完成的，單片機成了整個電路中的“中心樞紐”，在功能鍵的控制下，單片機來完成對各個模塊的控制。在整個過程中，單片機完成信號的接受、處理、傳出，在人為的操作下，控制著整個電路的工作狀態(tài)。隨著電子技術(shù)的高速發(fā)展，現(xiàn)在的電子系統(tǒng)逐漸實現(xiàn)了智能化、人性化、最優(yōu)化，并且富有了系統(tǒng)性、社會性。除了能夠滿足系統(tǒng)功能和性能指標要求外，還具有很多優(yōu)點如電路簡單、電磁兼容性好、可靠性高、系統(tǒng)集成度高、調(diào)試簡單方便、操作簡便、性能價格比高。從系統(tǒng)的角度看，電子系統(tǒng)是能按特定的控制信號，執(zhí)行所設(shè)想的功能，由一組元器件（通常電子器件）連成的一個整體。從單級放大器到最復雜的計算機等很多設(shè)備都可以稱為一個電子系統(tǒng)?？梢詮暮芏嘣骷蔀橐粋€功能單元，再用若干個功能單元去描述一個系統(tǒng)。一般來說，電子系統(tǒng)分為模擬型、數(shù)字型及兩者兼而有之的混合型三種，無論哪一種電子系統(tǒng)，他們都是能夠完成某種任務(wù)的電子設(shè)備。通常把規(guī)模較小、功能單一的電子系統(tǒng)稱為單元電路，實際應(yīng)用中的電子系統(tǒng)由若干單元電路組成。一般的電子系統(tǒng)由輸入、輸出、信息處理三大部分組成，用來實現(xiàn)對信息的采集處理、變換與傳輸功能。對于模擬電子系統(tǒng)，輸入電路主要起到系統(tǒng)與信號源的阻抗匹配，信號的輸入與輸出連接方式的轉(zhuǎn)換，信號的綜合等作用，輸出電路主要解決與負載或被控對象的匹配和輸出足夠大的功率去驅(qū)動負載的問題。而對于數(shù)字電子系統(tǒng)，輸入與輸出電路主要解決與現(xiàn)場信號和控制對象的接口問題，輸入電路往往由一些轉(zhuǎn)換器或鎖存器組成，而輸出電路也由一些對應(yīng)的轉(zhuǎn)換器和驅(qū)動器組成。在工業(yè)和民用場合，為了對各種低頻信號進行測量分析，常常引入相位測量儀。同頻信號間相位差的測量在電力系統(tǒng)、工業(yè)自動化、智能控制及通信、電子、地球物理勘探等許多領(lǐng)域都有著廣泛的應(yīng)用。尤其在工業(yè)領(lǐng)域中，相位不僅是衡量安全的重要依據(jù)，還可以為節(jié)約能源提供參考。因此，研究和設(shè)計低頻數(shù)字相位測量儀將會為國民經(jīng)濟的發(fā)展起到推動和促進作用。2概述21FLEX10KK簡介FLEX10K是工業(yè)界第一個嵌入式的可編程邏輯器件，采用可重構(gòu)的CMOSSRAM工藝，把連續(xù)的快速通道互連與獨特的嵌入式陣列結(jié)構(gòu)相結(jié)合，同時也結(jié)合了眾多可編程器件的優(yōu)點來完成普通門陣列的宏功能。FLEX10K的集成度已達到25萬門。它能讓設(shè)計人員輕松地開發(fā)出集存儲器、數(shù)字信號處理器及特殊邏輯（包括32位多總線系統(tǒng)）等強大功能于一身的芯片，已經(jīng)推出了FLEX10K、FLEX10KA、FLEX10KV、FLEX10KE等分支系列。其中EPF10K20是FLEX10K系列器件之一。FLEX10K系列器件主要由嵌入式陣列塊、邏輯陣列塊、快速通道（FASTTRACK）互連和I/O單元四部分組成。由于FPGA器件的基于SRAM結(jié)構(gòu)，數(shù)據(jù)具有揮發(fā)性，所以每次上電使用時必須重新下載數(shù)據(jù)。對FPGA數(shù)據(jù)下載可通過下載電纜、專用配置芯片或微處理器等方式完成。在本設(shè)計中，采用配置芯片EPC1441來完成。EPC1441配置芯片屬于EPROM結(jié)構(gòu)，而不具有可擦寫性。22VHDL硬件描述語言221VHDL語言的發(fā)展狀況1VHDL的英文全名是VERYHIGHSPEEDINTEGRATEDCIRCUITHARDWAREDESCRIPTIONLANGUAGE,誕生于1982年。1987年底，VHDL被IEEE（THEINSTITUTEOFELECTRICALANDELECTRONICSENGINEERS和美國國防部卻認為標準硬件描述語言。自IEEE公布了VHDL的標準版本（IEEE1076之后，各EDA公司相繼推出了自己的VHDL設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和VHDL接口。此后VHDL在電子設(shè)計領(lǐng)域得到了廣泛的接收，并逐步取代了原有的非標準硬件描述語言。1933年，IEEE對VHDL進行論文修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標準的10761993版本?，F(xiàn)在，VHDL和VERILOG語言作為IEEE的工業(yè)標準硬件描述語言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，以成為事實上的通用硬件描述語言。有專家認為，在新世紀中，VHDL語言將承擔起幾乎全部的數(shù)字系統(tǒng)設(shè)計任務(wù)。222VHDL的特點VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風格與句法十分類似于一般的計算機高級語言。VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或設(shè)計實體（可以是一個元件、一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分，即端口）和內(nèi)部（或稱不可視部分），即設(shè)計實體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實體定義了外部界面后，一旦內(nèi)部開發(fā)完成后，其他的設(shè)計可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點。應(yīng)用VHDL進行工程設(shè)計的優(yōu)點是多方面的，具體如下與其它的硬件描述語言相比，VHDL具有更強的行為描述能力，從而決定了它成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。強大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。就目前流行的EDA工具和VHDL綜合器而言，將基于抽象的行為描述風格的VHDL程序綜合成為具體的FPGA和CPLD等目標器件的網(wǎng)表文件已不成問題，只是在綜合與優(yōu)化效率上略有差異。VHDL最初是作為一種仿真標準格式出現(xiàn)的，因此VHDL既是一種硬件電路描述和設(shè)計語言，也是一種標準的網(wǎng)表格式，還是一種仿真語言，其豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期，就能用于查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進行仿真模擬。即在遠離門級的高層次上進行模擬，是設(shè)計者對整個工程設(shè)計的結(jié)構(gòu)和功能的可行性作出決策。VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了它具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能，符合市場所需求的，大規(guī)模系統(tǒng)高效、高速的完成必須由多人甚至多個開發(fā)組共同并行工作才能實現(xiàn)的特點。VHDL中設(shè)計實體的概念、程序包的概念、設(shè)計庫的概念為設(shè)計的分解和并行工作提供了有利的支持。對于用VHDL完成的一個確定的設(shè)計，可以利用EDA工具進行邏輯綜合和優(yōu)化，并自動低把VHDL描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。這種方式突破了門級設(shè)計的瓶頸，極大地減少了電路設(shè)計的時間和可能發(fā)生的錯誤，降低了開發(fā)成本。應(yīng)用EDA工具的邏輯優(yōu)化功能，可以自動地把一個綜合后的設(shè)計變成一個更高效、更高速的電路系統(tǒng)。反過來，設(shè)計者還可以容易地從綜合和優(yōu)化后的電路獲得設(shè)計信息，返回去更新修改VHDL設(shè)計描述，使之更為完善。VHDL對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計實現(xiàn)的目標器件是什么，而進行獨立的設(shè)計。正因為VHDL的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無關(guān)，VHDL設(shè)計程序的硬件實現(xiàn)目標器件有廣闊的選擇范圍，其中包括各系列的CPLD、FPGA及各種門陣列實現(xiàn)目標。由于VHDL具有類屬描述語句和子程序調(diào)用等功能，對于已完成的設(shè)計，在不改變源程序的條件下，只需改變端口類屬參量或函數(shù)，就能輕易地改變設(shè)計的規(guī)模和結(jié)構(gòu)。13223關(guān)于自頂向下的系統(tǒng)設(shè)計方法使用VHDL設(shè)計系統(tǒng)方法是自頂向下的系統(tǒng)設(shè)計方法，在設(shè)計過程中，首先是從整體上對系統(tǒng)設(shè)計作詳細的規(guī)劃，然后完成電路系統(tǒng)功能行為方面的設(shè)計,其設(shè)計流程如圖。VHDL仿真器VHDL文本編輯時序與功能仿真器FPGA/CPLD適配器FPGA/CPLD器件和電路系統(tǒng)FPGA/CPLD編程下載器VHDL文本編輯圖21VHDL設(shè)計流程圖3系統(tǒng)設(shè)計方案與論證從功能角度來看，數(shù)字相位測量儀（以后簡稱測量儀）需要完成正弦信號的頻率測量，以及兩個同頻正弦信號相位差的測量。測量儀有2路輸入被測信號，他們是2個同頻率的正弦信號，被測信號的頻率范圍為20HZ20KHZ,幅度分別為UPP15V,且兩者幅度不一定相等。不妨令被測信號周期為T，相位差為，相位差為對應(yīng)的時間差是T,則有比例關(guān)系式T360T1由此式可以推導出（TT）360（2）式（2）說明，相位差與T有著一一對應(yīng)的關(guān)系，可以通過測量時間差T及信號周期T，計算得到相位差。相位差的測量本質(zhì)是時間差T及信號周期T的測量。時間的測量有多種方法，而設(shè)計任務(wù)關(guān)于測量儀的技術(shù)指標會影響設(shè)計方案的選擇。31以MCU為核心的實現(xiàn)方案經(jīng)分析計算得知，以單片機為核心的測量儀，當單片機的外接晶振為12MHZ時，計數(shù)器/定時器的計數(shù)誤差為正負一個機器周期，即1US，由此而產(chǎn)生的相位差絕對誤差為72，若外接晶振為24MHZ時，相位差絕對誤差為36所以，以單片機為核心的設(shè)計方案當被測頻率較高時很難滿足設(shè)計要求。32以MCU與FPGA相結(jié)合的實現(xiàn)方案如圖31所示，系統(tǒng)主要由現(xiàn)場可編程門陣列FPGA（FIELDPROGRAMMABLEGATEARRAY）和MCU組成。讓FPGA實現(xiàn)數(shù)據(jù)采集，即將被測信號的頻率F、相位差所對應(yīng)的時間差T分別轉(zhuǎn)換為二進制數(shù)據(jù)，并傳送給MCU。MCU從FPGA獲取數(shù)據(jù)，并經(jīng)CPU計算、轉(zhuǎn)換等有關(guān)處理后，得到被測信號的頻率和相位差并送LED數(shù)碼管顯示。整形電路整形電路FPGAMCU顯示器圖31以MCU和FPGA相結(jié)合的實現(xiàn)方案框圖因為設(shè)計任務(wù)要求，相位差測量絕對誤差2，而用FPGA設(shè)計的計數(shù)器在測量T時有一個字的誤差，對被測信號頻率F20KHZ而言,下式成立2T36050US則有T0278US這就是說，F(xiàn)PGA在采集相位差對應(yīng)的時間差T時，至少要能分辨出0278US的時間間隔，為了兼顧MCU計算和時標信號獲得的方便，我們采用周期T01US,即頻率F010MHZ的時鐘脈沖作為時標信號。當選定F010MHZ后，就可以確定FPGA采用的二進制數(shù)據(jù)位數(shù)。對于被測信號頻率F20HZ而言，計數(shù)器的計數(shù)值N1對應(yīng)取最大值，因為F20HZ時，周期T50MS,在50MS內(nèi)對T0計數(shù)，計數(shù)值為N150MS/01US500000然而218262144；219524288，所以有218500000219則FPGA的二進制數(shù)據(jù)位數(shù)確定為19BIT。MCU從FPGA要獲得兩種數(shù)據(jù)，這兩種數(shù)據(jù)都是19BIT無符號二進制數(shù)，一種是被測信號周期T對應(yīng)的二進制數(shù)據(jù)（單位是01US）另一種是兩個被測信號的相位差對應(yīng)的時間差T（單位也是01US）。這樣，MCU與FPGA之間需要有握手信號，設(shè)置兩個握手信號RSEL、EN實際上，RSEL和EN是MCU發(fā)給FPGA的控制信號，以便通過19根I/O線分時傳送兩個19BIT數(shù)據(jù)。由此采用了MCU與FPGA相結(jié)合的方案。4系統(tǒng)硬件電路設(shè)計41信號整形電路的設(shè)計8最簡單的信號整形電路就是一個單門限電壓比較器如圖41所示，當輸入信號每通過一次零時觸發(fā)器的輸出就要產(chǎn)生一次突然的變化。當輸入正弦波時，每過一次零，比較器的輸出端將產(chǎn)生一次電壓跳變，它的正負向幅度均受到供電電源的限制，因此輸出電壓波形是具有正負極性的方波，這樣就完成了電壓波形的整形工作。圖41采用單門限觸發(fā)器的整形電路為了避免過零點多次觸發(fā)的現(xiàn)象，我們使用施密特觸發(fā)器組成的整形電路。施密特觸發(fā)器在單門限電壓比較器的基礎(chǔ)上引入了正反饋網(wǎng)絡(luò)。由于正反饋的作用，它的門限電壓隨著輸出電壓UO的變化而改變，因此提高了抗干擾能力。電路圖如圖42所示。761U2ALM39R7VCAINSBINSBIN123JCOGD0K541GD3C2UR6V10KINL39圖42整形電路42FPGA數(shù)據(jù)采集電路的設(shè)計9FPGA數(shù)據(jù)采集電路的功能就是實現(xiàn)將待測正弦信號的周期、相位差轉(zhuǎn)變?yōu)?9位的數(shù)字量。FPGA數(shù)據(jù)采集的硬件電路我們可采用FPGA下載板來實現(xiàn)，該下載板包含F(xiàn)PGA芯片、下載電路和配置存儲器，其電路結(jié)構(gòu)可參見對應(yīng)的FPGA下載板說明書。本電路主要是進行FPGA的硬件描述語言VHDL程序設(shè)計。根據(jù)系統(tǒng)的總體設(shè)計方案，F(xiàn)PGA數(shù)據(jù)采集電路的輸入信號有CLK系統(tǒng)工作用時鐘信號輸入端；CLKAA，CLKBB兩路被測信號輸入端；EN單片機發(fā)出的傳送數(shù)據(jù)使能信號，在EN的上升沿，F(xiàn)PGA向單片機傳送數(shù)據(jù)；RSEL單片機發(fā)出的傳送數(shù)據(jù)類型信號，當RSEL0時，F(xiàn)PGA向單片機傳送被測信號頻率數(shù)據(jù)，當RSEL1時，F(xiàn)PGA向單片機傳送被測信號相位差數(shù)據(jù)。FPGA數(shù)據(jù)采集電路的輸出信號有DATA180FPGA到單片機的數(shù)據(jù)輸出口，由輸出控制信號EN和RSEL控制。本數(shù)字式相位測量儀的要求是測試并顯示輸入信號頻率范圍在20HZ20KHZ，測試并顯示信號A、B的相位差，相位差的變化范圍為03599，相位差的顯示分辨力為01，要求測量相位的絕對誤差2。由此可知本設(shè)計要求相位測量精度絕對誤差2，因此，在所測信號一個周期中，只有計數(shù)數(shù)值超過180次時才能達到要求。對于被測信號頻率為20KHZ時，其周期為50S，在50S內(nèi)計數(shù)值為180次，由此可計算出時間基準信號的頻率為20KHZ18036MHZ，所以采用大于36MHZ晶振作為時鐘基準信號源，就完全可以滿足精度要求。圖43FPGA數(shù)據(jù)采集電路結(jié)構(gòu)根據(jù)系統(tǒng)的總體設(shè)計方案，F(xiàn)PGA數(shù)據(jù)采集電路的輸入信號有CLK系統(tǒng)工作用時鐘信號輸入端；CLKAA，CLKBB兩路被測信號輸入端；EN單片機發(fā)出的傳送數(shù)據(jù)使能信號，在EN的上升沿，F(xiàn)PGA向單片機傳送數(shù)據(jù)；RSEL單片機發(fā)出的傳送數(shù)據(jù)類型信號，當RSEL0時，F(xiàn)PGA向單片機傳送被測信號頻率數(shù)據(jù)，當RSEL1時，F(xiàn)PGA向單片機傳送被測信號相位差數(shù)據(jù)。FPGA數(shù)據(jù)采集電路的輸出信號有DATA180FPGA到單片機的數(shù)據(jù)輸出口，由輸出控制信號EN和RSEL控制。圖44FPGA數(shù)據(jù)采集模塊數(shù)據(jù)采集電路圖如下圖45所示圖45數(shù)據(jù)采集電路43單片機數(shù)據(jù)運算控制電路的設(shè)計10單片機數(shù)據(jù)運算控制電路的功能就是負責讀取FPGA采集到的數(shù)據(jù)，并根據(jù)這些數(shù)據(jù)計算待測正弦信號的頻率及兩路同頻正弦信號之間的相位差，同時通過功能鍵切換，顯示出待測信號的頻率和相位差。單片機數(shù)據(jù)運算控制電路的硬件可由單片機、晶振電路、按鍵及顯示接口電路等組成。在設(shè)計中考慮到，單片機具有較強的運算能力和控制能力的特點，因此使用單片機的P0口，P2口及P10、P11、P12、P13接收FPGA送來的對應(yīng)于正弦信號的周期、相位差的19位數(shù)據(jù)信號，并在單片機內(nèi)部完成對這19BIT二進制數(shù)據(jù)的處理及相關(guān)運算。P1口的P17、P16接入兩個輕觸按鍵，完成功能選擇與設(shè)置。P13、P15分別接EN、RSEL。該電路的工作原理是，單片機通過向FPGA發(fā)送數(shù)據(jù)傳送指令，使FPGA按照單片機的要求發(fā)送數(shù)據(jù)，同時通過使用單片機的串口，將待顯示的數(shù)據(jù)信息送給數(shù)據(jù)顯示電路顯示。其原理圖如圖46所示。圖46單片機數(shù)據(jù)運算控制電路44數(shù)據(jù)顯示電路設(shè)計5數(shù)字顯示電路通常由譯碼器、驅(qū)動器和顯示器等部分組成。數(shù)碼顯示器是用來顯示數(shù)字、文字或符號的器件，數(shù)碼管的顯示方式一般有三種第一種是字形重疊式，它是將不同的電極重疊起來，要顯示某字符，只需使相應(yīng)的電極發(fā)亮即可，如輝光放電管、邊光顯示管等。第二種是分段式，數(shù)碼管是由一些按一定規(guī)律排列的顆發(fā)光的點陣所組成，利用光點的不同組便可以顯示不同的數(shù)碼。目前應(yīng)用最為廣泛的是七段數(shù)字顯示器，按發(fā)光物質(zhì)的不同數(shù)字顯示器可分為以下幾類（1）半導體顯示器；（2）熒光數(shù)字顯示器；（3）液體數(shù)字顯示器；（4）氣體放電顯示器。LED顯示器的可靠性也非常好，單就可靠性，LED的半衰期即光輸出量減少到最初值一半的時間大概是1萬到10萬小時。相反，小型指示型白熾燈的半衰期此處的半衰期指的是有一半數(shù)量的燈失效的時間典型值是10萬到數(shù)千小時不等，具體時間取決于燈的額定工作電流。單片機驅(qū)動LED顯示有很多方法，按顯示方式可以分為靜態(tài)顯示和動態(tài)顯示。靜態(tài)顯示就是顯示驅(qū)動電路具有輸出鎖存功能，單片機將要顯示的數(shù)據(jù)送出后就不再控制LED，直到下一次顯示時再傳送一次新的數(shù)據(jù)。只要當前顯示的數(shù)據(jù)沒有變化，就無須理睬數(shù)碼顯示管。靜態(tài)顯示的數(shù)據(jù)穩(wěn)定，占用的CPU時間少。靜態(tài)顯示中，每一個顯示器都要占用單獨具有瑣存功能的I/O口，該接口用于筆畫段字型代碼。這樣單片機只要把顯示的字型數(shù)據(jù)代碼發(fā)送到接口電路，該字段就可以顯示要發(fā)送的字型。要顯示新的數(shù)據(jù)時，單片機再發(fā)送新的字型碼。另一種方法是動態(tài)掃描顯示。動態(tài)掃描方法是用其接口電路把所有顯示器的8個筆畫字段（AG和DP）同名端連在一起，而每一個顯示器的公共極COM各自獨立接受I/O線控制。CPU向字段輸出端口輸出字型碼時，所有顯示器接受相同的字型碼，但究竟使那一位則由I/O線決定。動態(tài)掃描用分時的方法輪流控制每個顯示器的COM端，使每個顯示器輪流電亮。在輪流點亮過程中，每位顯示器的點亮時間極為短暫，但由于人的視覺暫留現(xiàn)象及發(fā)光二極管的余輝效應(yīng)，給人的印象就是一組穩(wěn)定的顯示數(shù)據(jù)。整個系統(tǒng)硬件電路中，單片機MCU與FPGA進行數(shù)據(jù)交換占用了P0口、P1口和P3口，因此數(shù)據(jù)顯示電路的設(shè)計采用靜態(tài)顯示的方式，顯示電路由8個共陽極七段數(shù)碼管和8片1位串入8位并出的74LS164芯片組成。這種顯示方式不僅可以得到較為簡單的硬件電路，而且可以得到穩(wěn)定的數(shù)據(jù)輸出；這種連接方式不僅占用單片機端口少，而且充分利用了單片機的資源，容易掌握其編碼規(guī)律，簡化了軟件編程，在實驗過程中，也體現(xiàn)出較高的可靠性。數(shù)據(jù)顯示電路如圖47所示。圖47顯示電路當COM端接VCC時其二極管正常工作，其輸入端輸入低電平二極管被點亮，其輸入端輸入高電平二極管不被點亮。七段數(shù)碼管可分為共陰極和共陽極的數(shù)碼管，對于共陰極的數(shù)碼管只有當其輸入端輸入高電平時二極管才會發(fā)光；而共陽極的數(shù)碼管只有當輸入端輸入低電平時二極管才會發(fā)光。共陰極內(nèi)部每個發(fā)光二極管的陰極被接在一起，成為該各段的公共選通線；發(fā)光二極管的陽極則成為段選線。如果要顯示某個數(shù)字只需相應(yīng)選中對應(yīng)的段選線。對于共陽極數(shù)碼管，則正好相反，內(nèi)部發(fā)光二極管的陽極接在一起，陰極成為段選線。這兩種數(shù)碼管的驅(qū)動方式是不同的。當需要點亮共陽極數(shù)碼管的一段時，公共段需接高電平、該段的段選線接低電平，從而該段被點亮。當需要點亮共陰極數(shù)碼管的一段時，公共段需接低電平,該段的段選線接高電平，該段被點亮。74LS164是一種8位高速串入/并出的移位寄存器，隨著時鐘信號的高低變化，串行數(shù)據(jù)通過一個2輸入與門同步的送入，使用獨立于時鐘的主控復位端讓寄存器的輸出端變?yōu)榈碗娖?，并且采用肖特基鉗位電路以達到高速運行的目的。并且還具有以下的特點典型的35MHZ移位頻率；異步主控復位；門控串行輸入；同步數(shù)據(jù)傳輸；采ABCDEFGPOM12345678FU1DPYR1KQ01234567ABCLKMR1DPGFECBA12RXDT7SABCDEFGPOM12345678FU12DPYR2KQ01234567ABCLKMR1DPGFECBA127SABCDEFGPOM12345678FU13DPYR3KQ01234567ABCLKMR1DPGFECBA127SABCDEFGPOM12345678FU17DPYR7KQ01234567ABCLKMR1DPGFECBA127SABCDEFGPOM12345678FU18DYPR8KQ01234567ABCLKMR1DPGFECBA127SUUU3UU85VC8989898995VC用鉗位二極管限制高速的終端；靜電放電值大于3500V。在本系統(tǒng)中，74LS164的連接方式為74LS164的輸出Q0Q7分別接LED數(shù)碼管的DP、G、F、E、D、C、B、A，并且Q7連接下一個74LS164的A、B端，時鐘CLK連接單片機的TXD端，第一片芯片的AB端連接單片機的RXD端，74LS164芯片的主控復位端接高電平VCC。在這種狀態(tài)下，數(shù)碼管的編碼如表41所示。表41數(shù)碼管的編碼顯示數(shù)碼斷碼顯示數(shù)碼斷碼088H808H10EBH909H24CHA0AH349HB38H42BHC9CH519HD68H618HE1CH70CBHF1EH一般來說在一個字節(jié)中按照A、B、C、D、E、F、G的順序放置字型碼，比如在一個共陰極數(shù)碼管上要顯示“7”，則A、B、C段需被點亮。如果對于共陰極的則A、B、C對應(yīng)于高電平；如果對于共陽極的則A、B、C對應(yīng)于低電平。45直流穩(wěn)壓電源設(shè)計8根據(jù)本設(shè)計設(shè)計要求，所用的電源為220V、50HZ的交流電，整個系統(tǒng)必須在接通市電以后就可以使用，這樣使用更加方便簡單。此設(shè)計中需要穩(wěn)定的直流電源供電，芯片所需要的供電電壓5V。單相交流電經(jīng)過電源變壓器、整流電路、濾波電路和穩(wěn)定電路轉(zhuǎn)換成穩(wěn)定的直流電壓。整流電路將交流電壓變?yōu)槊}動的直流電壓，濾波電路可減小脈動使直流電壓平滑，穩(wěn)壓電路的作用是在電網(wǎng)電壓波動或負載電流變化時保持輸出電壓基本不變。451直流穩(wěn)壓源結(jié)構(gòu)電源變壓器、整流、濾波電路和穩(wěn)壓電路。1）電源變壓器電源變壓器的作用是將來自電網(wǎng)的220V交流電壓U1變換為整流電路所需要的交流電壓U2。電源變壓器的效率為1912P其中是變壓器副邊的功率，是變壓器原邊的功率。一般小型變壓器的效率如2P1表42所示表42變壓器的效率副邊功率P2DATADATANULLENDCASEENDIFENDPROCESSENDBLOCKSCXZENDARCHITECTUREART6系統(tǒng)仿真、測試61仿真生成模塊圖61FPGA程序仿真生成模塊62仿真結(jié)果圖62FPGA數(shù)據(jù)采集時序仿真圖如圖62,FPGA數(shù)據(jù)采集時序仿真圖所示，F(xiàn)PGA數(shù)據(jù)采集電路的輸入信號有1）CLK系統(tǒng)工作用時鐘信號輸入端；2）CLKAA，CLKBB兩路被測信號輸入端；3）EN單片機發(fā)出的傳送數(shù)據(jù)使能信號，在EN的上升沿，F(xiàn)PGA向單片機傳送數(shù)據(jù)；4）RSEL單片機發(fā)出的傳送數(shù)據(jù)類型信號，當RSEL0時，F(xiàn)PGA向單片機傳送被測信號頻率數(shù)據(jù)，當RSEL1時，F(xiàn)PGA向單片機傳送被測信號相位差數(shù)據(jù)。FPGA數(shù)據(jù)采集電路的輸出信號是DATA180FPGA到單片機的數(shù)據(jù)輸出口，由輸出控制信號EN和RSEL控制。7總結(jié)1在系統(tǒng)的總體設(shè)計方面，考慮到FPGA具有集成度高，I/O資源豐富，穩(wěn)定可靠，可現(xiàn)場在線編程等優(yōu)點，而單片機具有很好的人機接口和運算控制功能，本系統(tǒng)利用FPGA和單片機相結(jié)合，構(gòu)成整個系統(tǒng)的測控主體，其中FPGA主要負責數(shù)據(jù)采集，而單片機則負責讀取FPGA采集到的數(shù)據(jù)進行有關(guān)計算處理，以及鍵盤和顯示的控制。2由于FPGA對脈沖信號比較敏感，而被測信號是周期相同，相位不同的兩路正弦波信號，為了準確的測出兩路正弦波信號的相位差及其頻率，我們對輸入波形在送入FPGA進行處理前先設(shè)置了一個具有正反饋功能的、由施密特觸發(fā)器組成的整形電路進行整形，使正弦波變成方波信號，提高了系統(tǒng)的抗干擾能力。3FPGA數(shù)據(jù)采集電路測量正弦波信號頻率的原理是在正弦波信號整形后得到方波信號的一個周期內(nèi)對周期為TC秒的數(shù)據(jù)采樣信號進行計數(shù)，其計數(shù)結(jié)果乘以1/TC，就是被測正弦波信號的頻率，單位為HZ。4在本系統(tǒng)的設(shè)計中，F(xiàn)PGA在10MHZ數(shù)據(jù)采集信號作用下對待測信號周期計數(shù)，并對兩個同頻正弦信號的相位差所對應(yīng)的時間差進行計數(shù)，分別得到19位數(shù)字量，19位數(shù)字量的物理單位是01S。5單片機數(shù)據(jù)運算控制電路的軟件設(shè)計思路是，單片機不斷地從FPGA讀取信號的周期和A、B信號相位差所對應(yīng)的時間差，讀取數(shù)據(jù)后進行有關(guān)計算，并通過轉(zhuǎn)換后，送出給顯示模塊實現(xiàn)頻率和相位差的顯示。6整個系統(tǒng)硬件電路中，單片機MCU與FPGA進行數(shù)據(jù)交換占用了P0口、P1口和P3口，因此我們數(shù)據(jù)顯示電路的設(shè)計采用靜態(tài)顯示的方式，顯示電路由8個共陽極七段數(shù)碼管和8片1位串入8位并出的74LS164芯片組成。這種顯示方式不僅可以得到較為簡單的硬件電路，而且可以得到穩(wěn)定的數(shù)據(jù)輸出，這種連接方式不僅占用單片機端口少，而且充分利用了單片機的資源，容易掌握其編碼規(guī)律，簡化了軟件編程，在實驗過程中，也體現(xiàn)出較高的可靠性。參考文獻1潘松VHDL使用教程M成都電子科技大學出版社20002徐志軍、許光輝大規(guī)?？删幊踢壿嬈骷捌鋺?yīng)用M成都電子科學出版社20013蔣煥文、孫續(xù)電子學測量M中國計量出版社19884潘永雄新編單片機原理與應(yīng)用M西安電子科技出版社20025何立民單片機應(yīng)用技術(shù)選編（6）北京北京航空航天大學出版社，1998。6唐競新數(shù)字電子電路清華大學出版社，2003097趙新民，智能儀器原理及設(shè)計哈爾濱哈爾濱工業(yè)大學出版社，19898康華光，電子技術(shù)基礎(chǔ)模擬部分（第四版）北京高等教育出版社，20039吳超英基于CPLD/FPGA技術(shù)的數(shù)字系統(tǒng)設(shè)計J安徽工業(yè)大學學報,2003,015610劉夫江基于單片機和CPLD的等精度數(shù)字頻率計設(shè)計J山東大學,20074911張永艷基于復雜可編程邏輯器件及用VHDL語言編程的數(shù)字頻率計的設(shè)計J內(nèi)蒙古大學,2004101512張永安基于CPLD的多功能等精度數(shù)字頻率計的設(shè)計J內(nèi)蒙古大學,2004212713馬建國電子系統(tǒng)設(shè)計M北京,高等教育出版社,200514楊剛,周群電子系統(tǒng)設(shè)計與實踐M北京,電子工業(yè)出版社,200615謝自美電子線路設(shè)計實驗測試M武漢,華中理工出版社,200516周志敏主編電源實用技術(shù)系列書M北京,機械工業(yè)出版社,200617徐愛鈞8051單片機實踐教程M北京,電子工業(yè)出版社,200518王修才,劉祖望單片機接口技術(shù)M上海,復旦大學出版社,200019黃智偉全國大學生電子設(shè)計競賽系統(tǒng)設(shè)計M北京,北京航空航天大學出版社,200620MTANAKAANDKNAKAYAMA,JPNJAPPLPHYS,PART122,233_1983_21SHIGERUHOSOEETAL,PRECISENG17,258_1995_22NMOLDHAMETAL,PRECISENG15,173_1993_23ATSELIKOVETAL,16,1613_1998_24SMORIETAL,OPTENG_BELLINGHAM_27,823_1983_25NBYIMETAL,MEASSCITECHNOL11,1131_1991_26CMWUETAL,MEASSCITECHNOL7,520_1996_致謝畢業(yè)設(shè)計即將結(jié)束，大學生活也即將結(jié)束。在這里，我首先要感謝指導我的林老師，是林老師的耐心指導，從查閱資料、設(shè)計方案、元器件的選擇等很多方面都給了我詳細的指導，才使我的設(shè)計能夠有順序、有計劃的完成。林老師嚴謹細致、一絲不茍的作風一直是我工作、學習中的榜樣，不僅授我以專業(yè)知識，而且教我做人，雖歷時四載，卻給以終生受益無窮之道。他循循善誘的教導和不拘一格的思路給予我無盡的啟迪。林老師多次詢問我的設(shè)計進程，并為我指點迷津，幫助我開拓設(shè)計思路、精心點撥、熱忱鼓勵。在此向林老師真誠的說聲謝謝您老師另外，要感謝在大學期間所有傳授我知識的老師，是你們的悉心教導使我有了良好的專業(yè)知識，這也是論文得以完成的基礎(chǔ)。感謝所有給我?guī)椭睦蠋熀屯瑢W，謝謝你們附錄一單片機程序如下；SZXWYASMDATAHEQU40H周期的時間DATALEQU41HDATA2LEQU42H時間差DATA2HEQU43HDATA3EQU44HDATA33EQU45HAD0EQU30H除法占用乘法占用AD1EQU31HAD2EQU32HAD3EQU33HAD4EQU34HAD5EQU35HAD6EQU36HADAEQU4FHADBEQU5FHADCEQU4DHADEEQU5DHDSELBITP13FENBITP15KEY1BITP17KEY2BITP16ALABITP35DISPBITBIT2FH0ORG00HLJMP100HORG100HMIANMOV2FH,01HMIAN1NOPLCALLDUSHUJU讀FPGA數(shù)據(jù)LCALLZHUNBEIZHOUQI裝入頻率除法數(shù)據(jù)CLR2FH3JNB2FH3,DIVDD1LJMPCHCHUDIVDD1LCALLDIVD1計算頻率MOV6FH,4FHMOV6EH,4EHMOV6DH,4DHMOV6CH,4CHMOV35H,4FHMOV34H,4EHMOV33H,4DHMOV32H,4DHLCALLBCDST二進制轉(zhuǎn)換為BCD碼MOVR0,30HMOVR1,3FHMOVR7,04HMOV30H,0MOV31H,0MOV32H,0MOV33H,0MOV34H,0MOV35H,0MOV36H,0LCALLBCD_2BCDMOV70H,18MOV71H,30HMOV72H,31HMOV73H,32HMOV74H,33HMOV75H,34HMOV76H,35HMIANWCLCALLX3600裝入相位計算數(shù)據(jù)LCALLMULNMMOV4AH,5AH將以X3600為初始地址單元的積送入除法緩沖區(qū)MOV4BH,5BHMOV4CH,5CHMOV4DH,5DHMOV4EH,5EHMOV4FH,5FHMOV5FH,DATAL裝入被測周期時間MOV5EH,DATAHMOV5DH,DATA3LCALLDIVD1得到相位差值MOV35H,4FHMOV34H,4EHMOV33H,4DHMOV32H,0LCALLBCDST二進制轉(zhuǎn)換為BCD碼MOVR0,30HMOVR1,3FHMOVR7,04HMOV30H,0MOV31H,0MOV32H,0MOV33H,0MOV34H,0MOV35H,0MOV36H,0LCALLBCD_2BCDMOV78H,16MOV79H,30HMOV7AH,31HMOV7BH,32HMOV7CH,33HMOV7DH,34HMOV7EH,35HCHCHULCALLDISPKEYCODJBP17,MIAN11LCALLDELAY1JNBP17,CPL2FH0LCALLDELAY2MIAN11LCALLDELAY1LCALLDELAY1LCALLDELAY1LJMPMIAN1PROCDUSHUJUDUSHUJUCLRRSELCLRENMOVA,P0MOVDATAL,AMOVA,P2MOVDATAH,AMOVA,P1ANLA,00000111BMOVDATA3,ASETBRSELSETBENNOPCLRENMOVA,P0MOVDATA2L,AMOVA,P2MOVDATA2H,AMOVA,P1ANLA,00000111BMOVDATA33,ASETBENRETNOPPC值出錯處理NOP空操作NOP空操作LJMPMIAN重新復位起動ENDPROCZHUNBEIZHOUQIZHUNBEIZHOUQI；2NBYTE/NBYTENBYTE,HEREN3IN31H；4A,4B,4C,4D,4E,4FH/5D,5E,5FH4D,4E,4FHMOV5FH,DATALMOV5EH,DATAHMOV5DH,DATA3MOV4FH,80H低位MOV4EH,96HMOV4DH,98HMOV4CH,00HMOV4BH,0HMOV4AH,0HRETNOPPC值出錯處理NOP空操作NOP空操作LJMPMIAN重新復位起動ENDPROCMULNMMULNMNOP；NBYTESXMBYTESNMBYTESHEREN3；M3MOV30H,03H；4D,4E,4FH5D,5E,5FH5A5FHMOV31H,03HMULTTMOVA,AD0MOVR3,AD1MOVR2,AADDA,R3INCAMOVAD2,AMOVA,ADBCLRCSUBBA,R3MOVAD6,AMOVR1,ASUBBA,R2MOVAD5,AINCR2MULNMZMOVR1,00HDECR1DJNZR2,MULNMZMULNMBMOVR2,AD0MOVR1,AD6MOVR0,ADACLR00HMULNMLMOVA,ADBJZMULNMDMOVB,R0MULABADDA,R1MOVR1,AJNB00H,MULNM1INCBMULNM1MOVA,BDECR1ADDCA,R1MOVR1,AMOV00H,CDECR0DJNZR2,MULNMLMULNMDMOVR0,AD5CLRAMOVR2,AD2MULNMSXCHA,R0INCR0DJNZR2,MULNMSDJNZR3,MULNMBRETNOPPC值出錯處理NOP空操作NOP空操作LJMPMIAN重新復位起動ENDPROCX3600；NBYTESXMBYTESNMBYTESHEREN3；M3；4D,4E,4FH5D,5E,5FH5A5FHX3600MOV4DH,DATA33MOV4EH,DATA2HMOV4FH,DATA2LMOV5DH,00HMOV5EH,0EHMOV5FH,10HRETNOPPC值出錯處理NOP空操作NOP空操作LJMPMIAN重新復位起動ENDPROCBCD_2BCDBCD_2BCDNOPLOOP0CLRAMOVA,R1MOVB,A；SWAPAANLA,0FHMOVR0,AINCR0MOVA,BSWAPAANLA,0FHMOVR0,ADECR1INCR0DJNZR7,LOOP0RETNOPPC值出錯處理NOP空操作NOP空操作LJMPMIAN重新復位起動ENDPROCDISP顯示程序模塊DISPPUSHACCPUSHPSWPUSHDPHPUSHDPLMOVA,76HCJNEA,0,NOPBMOV76H,17MOVA,75HCJNEA,0,NOPBMOV75H,17MOVA,74HCJNEA,0,NOPBMOV74H,17MOVA,73HCJNEA,0,NOPBMOV73H,17MOVA,72HCJNEA,0,NOPBMOV72H,17MOVA,71HCJNEA,0,NOPBMOV71H,0MOVA,70HCJNEA,0,NOPBMOV70H,17NOPBMOVA,7EHCJNEA,0,NOPB1MOV7EH,17MOVA,7DHCJNEA,0,NOPB1MOV7DH,17MOVA,7CHCJNEA,0,NOPB1MOV7CH,17MOVA,7BHCJNEA,0,NOPB1MOV7BH,17NOPB1MOVR1,70H起始顯示地址為JNB2FH0,DISXWJMPDISPPDISXWMOVR1,78HDISPPMOVR2,7DISP1MOVA,R1MOVDPTR,TABMOVCA,ADPTRJB2FH0,OKOKMOVB,AMOVA,R1CJNEA,7AH,NONOMOVA,BANLA,11110111BJMPOKOKNONOMOVA,BOKOKMOVSBUF,ADL1JNBTI,DL1CLRTIINCR1DJNZR2,DISP1POPDPLPOPDPHPOPPSWPOPACCRETNOPPC值出錯處理NOP空操作NOP空操作LJMPMIAN重新復位起動TABDB88H,0EBH,04CH,049H,2BHDB19H,18H,0CBH,08H,09HDB0AH,38H,9CH,68H,1CH,1EH,00FH,0FFH,2AHENDPROCDELAY1DELAY1CLRALAMOVR6,64HDELAY11MOVR7,250DJNZR7,DJNZR6,DELAY11SETBALARETNOPPC值出錯處理NOP空操作NOP空操作LJMPMIAN重新復位起動ENDPROCDELAY2DELAY2MOVR6,64HDELAY21MOVR7,250DJNZR7,DJNZR6,DELAY21RETNOPPC值出錯處理NOP空操作NOP空操作LJMPMIAN重新復位起動ENDPROCDIVD1DIVD1NOP；2NBYTE/NBYTENBYTE,HEREN3IN31H4A,4B,4C,4D,4E,4FH/5D,5E,5FH4D,4E,4FHMOV30H,06HMOV31H,03H除數(shù)的字節(jié)數(shù)DIVPPMOVA,AD1MOVR2,AR203HRLARLARLAMOVR3,AR318H24DCLR0F0HB00清標志位CLRCC0MOVA,ADASUBBA,R2MOVAD3,AAD34CHMOVR1,ADBDIVMB2BMOVA,R1JNZDIVM2BDECR1DJNZR2,DIVMB2BSETB0F0HRETDIVM2BMOVR2,AD1MOVR1,ADBMOVR0,AD3DIVM2LMOVA,R0SUBBA,R1DECR0DECR1DJNZR2,DIVM2LJNCDIVM20DIVM2DLCALLSHIL1JCDIVM2SDIVM2CMOVR0,AD3MOVR1,ADBMOVR2,AD1DIVM2CLMOVA,R0SUBBA,R1DECR0DECR1DJNZR2,DIVM2CLJCDIVM2EDIVM2SINCADAMOVR2,AD1MOVR0,AD3MOVR1,ADBLCALLSUBMBBDIVM2EDJNZR3,DIVM2DRETDIVM20SETB0F0HRETDB02H,12HSHIL1MOVR2,AD0MOVR0,ADASHIL1BCLRCSHILLMOVA,R0RLCAMOVR0,ADECR0DJNZR2,SHILLRETSUBMBMOVR2,AD0NOSIGNNBYTESMINUSENBYTESMOVR0,ADA4FH5FH4FHMOVR1,ADBSUBMBBCLRCSUBMB1MOVA,R0SUBBA,R1MOVR0,ADECR0DECR1DJNZR2,SUBMB1RETNOPPC值出錯處理NOP空操作NOP空操作LJMPMIAN重新復位起動ENDPROCBCDSTBCDSTMOVR7,32CLRCMOV3FH,00HMOV3EH,00HMOV