ADC0809的采樣控制電路的實現(xiàn).docVIP

附表1：廣州大學學生實驗報告開課學院及實驗室：物理與電子工程學院-電子樓317室 2016 年 5 月 10 日 學 院物 電年級、專業(yè)、班姓名Jason.P學號實驗課程名稱EDA技術(shù)實驗成績實驗項目名稱ADC0809的采樣控制電路的實現(xiàn)指 導 教 師一、 實驗目的：學習用狀態(tài)機對A/D轉(zhuǎn)換器ADC0809的采樣控制電路的實現(xiàn)。二、 實驗內(nèi)容：1、實驗原理：ADC0809是CMOS的8位A/D轉(zhuǎn)換器，片內(nèi)有8路模擬開關(guān)，可控制8個模擬量中的一個進入轉(zhuǎn)換器中。ADC0809的精度為8位，轉(zhuǎn)換時間約100s，含鎖存控制的8路多路開關(guān)，輸出有三態(tài)緩沖器控制，單5V電源供電。圖7-1 ADC0809工作時序主要控制信號說明：如圖7-1所示，START是轉(zhuǎn)換啟動信號，高電平有效；ALE是3位通道選擇地址（ADDC，ADDB，ADDA）信號的鎖存信號。當模擬量送到某一輸入端（如IN1或IN2等），由3位地址信號選擇，而地址信號由ALE鎖存。EOC是轉(zhuǎn)換情況狀態(tài)信號（類似于AD574的STATUS）,當啟動轉(zhuǎn)換約100us后，EOC產(chǎn)生一個負脈沖，以示轉(zhuǎn)換結(jié)束；在EOC的上升沿后，若輸出使能信號OE為高電平，則控制打開三態(tài)緩沖器，把轉(zhuǎn)換好的8位數(shù)據(jù)結(jié)果輸至數(shù)據(jù)總線。至此ADC0809的一次轉(zhuǎn)換結(jié)束。2、實驗步驟：（1）利用QuartusII對課本例8-2進行文本編輯輸入和仿真測試；給出仿真波形。最后進行引腳鎖定并進行測試，硬件驗證例8-2電路對ADC0809的控制功能。圖7-2 采樣狀態(tài)機結(jié)構(gòu)框圖引腳鎖定情況：先用14芯線將附圖1中“17”和“8”相連，具體管腳鎖定情況見“17”和“8”處兩邊已標出。程序設計中ADDA、 ADDB均需賦0。實驗板上的ENABLE即程序中的EOC。兩個數(shù)碼管顯示Q輸出，選擇模式5的數(shù)碼管1、2或數(shù)碼管8、7，不要選擇中間的，因中間數(shù)碼管的部分引腳已被ADC0809使用。（新實驗板沒有從ADC0809 D7：0連接的數(shù)碼管。）（2）在不改變原代碼功能的條件下將課本例8-2表達成用狀態(tài)碼直接輸出型的狀態(tài)機。三、 實驗HDL描述：module ADC0809(D,CLK,EOC,RST,ALE,START,OE,ADDA,ADDB,Q,LOCK_T);input7:0 D;input CLK,RST;input EOC;output ALE;output START,OE;output ADDA,ADDB,LOCK_T;output 7:0 Q;reg ALE,START,OE;parameter s0=0,s1=1,s2=2,s3=3,s4=4;reg4:0 cs,next_state;reg7:0REGL;reg LOCK;always (cs or EOC) begin case(cs) s0:begin ALE=0; START=0;OE=0;LOCK=0; next_state=s1; end s1:begin ALE=1; START=1;OE=0;LOCK=0; next_state=s2; end s2:begin ALE=0; START=0;OE=0;LOCK=0; if (EOC=1b1) next_state=s3; else next_state=s2; end s3:begin ALE=0; START=0;OE=1;LOCK=0; next_state=s4; end s4:begin ALE=0; START=0;OE=1;LOCK=1; next_state=s0; end default:begin ALE=0; START=0;OE=0;LOCK=0; next_state=s0; endendcase endalways (posedge CLK or posedge RST) begin if(RST) cs=s0; else cs=next_state; endalways (posedge LOCK) if(LOCK) REGL=D;assign ADDA=0; assign ADDB=0;assign Q=REGL;assign LOCK_T=LOCK;endmodule四、仿真結(jié)果：ADC0809采樣狀態(tài)機工作時序如上圖所示，復位信號（RST）后進入狀態(tài)s0（ADC0809初始化）。第二個時鐘上升沿后，狀態(tài)機進入狀態(tài)s1，由START、ALE發(fā)出啟動采樣和地址選通的控制信號。在狀態(tài)s2，等待了CLK數(shù)個時鐘周期之后，EOC變?yōu)楦唠娖?，表示轉(zhuǎn)換結(jié)束；進入狀態(tài)s3，在此狀態(tài)的輸出允許OE被設置成高電平。此時0809的數(shù)據(jù)輸出端D7.0即輸出已經(jīng)轉(zhuǎn)換好的數(shù)據(jù)50。五、引腳鎖定：六、硬件測試結(jié)果：下載程序到目標機EDA實驗板上的模數(shù)轉(zhuǎn)換模塊設置為模式5后，旋轉(zhuǎn)旋鈕，可以看到數(shù)碼管1和2在00到FF之間變動。七、實驗心得:通過本次實驗掌握了如何用VerilogHDL語言和狀態(tài)機方式實現(xiàn)ADC0809的采樣控制電路，進一步掌握了課堂上所學到的理論知識。有限狀態(tài)機及其設計技術(shù)是實用數(shù)字系統(tǒng)中的重要組成部分，也是實現(xiàn)高效率，高可靠和高速控制邏輯系統(tǒng)的重要途徑。因此，學習和掌握狀態(tài)機的Verilog設計方法，實現(xiàn)ADC0809采樣的狀態(tài)機電路是必不可少的。通過本次實驗，我了解到狀態(tài)機的一般設計結(jié)構(gòu)，即說明部分，主控時序部分，主控組合過程，輔助過程。本次實驗主要在引腳鎖定上花了不少功夫，細致和耐心的實驗態(tài)度確保了硬件測試的成功。做完本次實驗，我基本上掌握了狀態(tài)機設計的基本要領(lǐng)。八、思考題：利用課本10.7節(jié)介紹的多種方法設計安全可靠的狀態(tài)機，并對這些方法作比較，總結(jié)安全狀態(tài)機設計的經(jīng)驗。答：在狀態(tài)機設計中，無論使用枚舉數(shù)據(jù)類型還是直接指定狀態(tài)編碼程序中，特別是使用了一位熱碼編碼方式后，總是不可避免地出現(xiàn)大量剩余狀態(tài)，即未被定義的編碼組合。這些狀態(tài)在狀態(tài)機的正常運行中是不需要出現(xiàn)的，通常稱為非法狀態(tài)。對于重要且要求高的控制電路，狀態(tài)機的剩余狀態(tài)的處理，即狀態(tài)機系統(tǒng)容錯技術(shù)的應用是設計者必須慎重考慮的問題。1、 狀態(tài)導引法這種方法就是，在狀態(tài)元素定義中針對所有的狀態(tài)，包括多余狀態(tài)都作出定義，并在以后的語句中加以處理。優(yōu)點：直觀可靠缺點：可處理的非法狀態(tài)少，如果非法狀態(tài)太多，則耗用邏輯資源太大，所以只適合于順序編碼狀態(tài)機。2、 狀態(tài)編碼監(jiān)測法可以在狀態(tài)機設計程序中加入對狀態(tài)編碼中1的個數(shù)是否大于1的監(jiān)測判斷邏輯。當發(fā)現(xiàn)有