《數(shù)字電子技術(shù)》課件第九章

第九章半導(dǎo)體存儲器和可編程邏輯器件9.1半導(dǎo)體存儲器9.2可編程邏輯器件PLD9.1半導(dǎo)體存儲器

9.1.1只讀存儲器(ROM)

ROM的一般結(jié)構(gòu)如圖9-1所示。它主要由地址譯碼器、存儲矩陣及輸出緩沖器組成。圖9-1n字m位ROM結(jié)構(gòu)圖9-2是具有兩位地址輸入和四位數(shù)據(jù)輸出的ROM結(jié)構(gòu)圖，其存儲單元用二極管構(gòu)成。

圖中W0~W3四條字線分別選擇存儲矩陣中的四個字，每個字存放四位信息。制作時，若在某個字的某一位存入“1”，則在該字的字線Wi與位線Dj之間接入二極管；反之，就不接二極管。圖9-2二極管ROM結(jié)構(gòu)圖讀出數(shù)據(jù)時，首先輸入地址碼，同時輸出緩沖級三態(tài)控制端，使輸出緩沖級工作，則在數(shù)據(jù)輸出端D3~D0可以獲得該地址對應(yīng)字中所存儲的數(shù)據(jù)。例如，當(dāng)A1A0=00時，W0=1,W１=W2=W3=0，所以W0被選中，讀出W0對應(yīng)字中的數(shù)據(jù)D3D2D1D0=1100。當(dāng)A1A0為01、10、11時，依次讀出的數(shù)據(jù)是1001、1010、1101。該ROM存儲的數(shù)據(jù)如表9-1所示。9.1.2ROM在組合邏輯設(shè)計(jì)中的應(yīng)用

例如，在表9-1中，將輸入地址A1A0視為輸入變量，而將D3、D2、D1、D0視為一組輸出邏輯變量，則D3、D2、D1、D0就是A1、A0的一組邏輯函數(shù)。從與或邏輯網(wǎng)絡(luò)的角度看，ROM中的地址譯碼器形成了輸入變量的所有最小項(xiàng)，即實(shí)現(xiàn)了邏輯變量的“與”運(yùn)算。ROM中的存儲矩陣實(shí)現(xiàn)了最小項(xiàng)的“或”運(yùn)算，即形成了各個邏輯函數(shù)，如上所述。基于這一分析，可以把ROM看做是一個與或陣列，如圖9-3所示，其中(a)為ROM的框圖，(b)為ROM的符號矩陣圖。在圖9-3(b)中，與陣列中的小圓點(diǎn)表示各邏輯變量之間的“與”運(yùn)算，或陣列中的小圓點(diǎn)表示各最小項(xiàng)之間的“或”運(yùn)算。該圖中的小圓點(diǎn)是根據(jù)邏輯表達(dá)式畫出的，因而它就是圖9-2所示ROM的符號矩陣圖。圖9-3ROM的與或陣列圖(a)框圖；(b)符號矩陣

用ROM實(shí)現(xiàn)邏輯函數(shù)一般按以下步驟進(jìn)行：

(1)根據(jù)邏輯函數(shù)的輸入、輸出變量數(shù)，確定ROM容量，選擇合適的ROM。

(2)寫出邏輯函數(shù)的最小項(xiàng)表達(dá)式，畫出ROM陣列圖。

(3)根據(jù)陣列圖對ROM進(jìn)行編程。例1

用ROM實(shí)現(xiàn)四位二進(jìn)制碼到格雷碼的轉(zhuǎn)換。

解

(1)輸入是四位二進(jìn)制碼B3~B0，輸出是四位格雷碼，故選用容量為24×4的ROM。

(2)列出四位二進(jìn)制碼轉(zhuǎn)換為格雷碼的真值表，如表9-2所示。由表可寫出下列最小項(xiàng)表達(dá)式：

(3)可畫出四位二進(jìn)制碼轉(zhuǎn)換為格雷碼的轉(zhuǎn)換器的ROM符號矩陣，如圖9-4所示。圖9-4四位二進(jìn)制碼轉(zhuǎn)換為四位格雷碼陣列圖9.1.3ROM的編程及分類1.掩膜ROM

掩膜ROM中存放的信息是由生產(chǎn)廠家采用掩膜工藝專門為用戶制作的，這種ROM出廠時其內(nèi)部存儲的信息就已經(jīng)“固化”在里邊了，所以也稱固定ROM。它在使用時只能讀出，不能寫入，因此通常只用來存放固定數(shù)據(jù)、固定程序和函數(shù)表等。

2.可編程ROM(PROM)

PROM在出廠時，存儲的內(nèi)容為全0(或全1)，用戶根據(jù)需要，可將某些單元改寫為1(或0)。這種ROM采用熔絲或PN結(jié)擊穿的方法編程，由于熔絲燒斷或PN結(jié)擊穿后不能再恢復(fù)，因此PROM只能改寫一次。熔絲型PROM的存儲矩陣中，每個存儲單元都接有一個存儲管，但每個存儲管的一個電極都通過一根易熔的金屬絲接到相應(yīng)的位線上，如圖9-5所示。用戶對PROM編程是逐字逐位進(jìn)行的。首先通過字線和位線選擇需要編程的存儲單元，然后通過規(guī)定寬度和幅度的脈沖電流將該存儲管的熔絲熔斷，這樣就將該單元的內(nèi)容改寫了。圖9-5熔絲型PROM的存儲單元沖電流將該存儲管的熔絲熔斷，這樣就將該單元的內(nèi)容改寫了。

采用PN結(jié)擊穿法的PROM的存儲單元原理圖如圖9-6(a)所示，字線與位線相交處由兩個肖特基二極管反向串聯(lián)而成。正常工作時二極管不導(dǎo)通，字線和位線斷開，相當(dāng)于存儲了“0”。若將該單元改寫為“1”，可使用恒流源產(chǎn)生約100~150mA電流，使VD2擊穿短路，存儲單元只剩下一個正向連接的二極管VD1(見圖9-6(b))，相當(dāng)于該單元存儲了“1”；未擊穿VD2的單元仍存儲“0”。圖9-6PN結(jié)擊穿型PROM的存儲單元3.可擦除的可編程ROM(EPROM)(1)EPROM的存儲單元采用浮柵雪崩注入MOS管OxideSemiconductor,簡稱FAMOS管)或疊柵注入MOS管(StackedgateInjuctionMetalOxideSemiconductor,簡稱SIMOS管)。圖9-7是SIMOS管的結(jié)構(gòu)示意圖和符號，它是一個N溝道增強(qiáng)型的MOS管，有Gf和Gc兩個柵極。Gf柵沒有引出線，而是被包圍在二氧化硅(SiO2)中，稱之為浮柵，Gc為控制柵，它有引出線。若在漏極D端加上約幾十伏的脈沖電壓，使得溝道中的電場足夠強(qiáng)，則會造成雪崩，產(chǎn)生很多高能量的電子。此時若在Gc上加高壓正脈沖，形成方向與溝道垂直的電場，便可以使溝道中的電子穿過氧化層面注入到Gf，于是Gf柵上積累了負(fù)電荷。由于Gf柵周圍都是絕緣的二氧化硅，泄漏電流很小，所以一旦電子注入到浮柵之后，就能保存相當(dāng)長的時間(通常浮柵上的電荷10年才損失30%)。圖9-7SIMOS管的結(jié)構(gòu)和符號如果浮柵Gf上積累了電子，則使該MOS管的開啟電壓變得很高。此時給控制柵(接在地址選擇線上)加+5V電壓時，該MOS管仍不能導(dǎo)通，相當(dāng)于存儲了“0”；反之，若浮柵Gf上沒有積累電子，MOS管的開啟電壓較低，因而當(dāng)該管的控制柵被地址選中后，該管導(dǎo)通，相當(dāng)于存儲了

“1”?？梢?，SIMOS管是利用浮柵是否積累負(fù)電荷來表示信息的。這種EPROM出廠時為全“1”，即浮柵上無電子積累，用戶可根據(jù)需要寫“0”。擦除EPROM的方法是將器件放在紫外線下照射約20分鐘，浮柵中的電子獲得足夠能量，從而穿過氧化層回到襯底中，這樣可以使浮柵上的電子消失，MOS管便回到了未編程時的狀態(tài)，從而將編程信息全部擦去，相當(dāng)于存儲了全“1”。對EPROM的編程是在編程器上進(jìn)行的，編程器通常與微機(jī)聯(lián)用。

(2)E2PROM的存儲單元如圖9-8所示，圖中V2是選通管，V1是另一種疊柵MOS管，稱為浮柵隧道氧化層MOS管(FloatinggateTunnelOxideMOS，簡稱Flotox管)，其結(jié)構(gòu)如圖9-9所示。圖9-8E2PROM的存儲單元圖9-9Flotox管的結(jié)構(gòu)和符號

(3)快閃存儲器(FlashMemory)是新一代電信號擦除的可編程ROM。它既吸收了EPROM結(jié)構(gòu)簡單、編程可靠的優(yōu)點(diǎn)，又保留了E2PROM用隧道效應(yīng)擦除快捷的特性，而且集成度可以做得很高。

圖9-10(a)是快閃存儲器采用的疊柵MOS管示意圖。其結(jié)構(gòu)與EPROM中的SIMOS管相似，兩者區(qū)別在于浮柵與襯底間氧化層的厚度不同。在EPROM中氧化的厚度一般為30~40nm，在快閃存儲器中僅為10~15nm，而且浮柵和源區(qū)重疊的部分是源區(qū)的橫向擴(kuò)散形成的，面積極小，因而浮柵-源區(qū)之間的電容很小，當(dāng)Gc和S之間加電壓時，大部分電壓將降在浮柵-源區(qū)之間的電容上?？扉W存儲器的存儲單元就是用這樣一只單管組成的，如圖9-10(b)所示。圖9-10快閃存儲器(a)疊柵MOS管；(b)存儲單元9.1.4隨機(jī)存取存儲器(RAM)1.靜態(tài)隨機(jī)存儲器(SRAM)(1)基本結(jié)構(gòu)。SRAM主要由存儲矩陣、地址譯碼器和讀/寫控制電路三部分組成，其框圖如圖9-11所示。圖9-11SRAM的基本結(jié)構(gòu)地址譯碼器一般都分成行地址譯碼器和列地址譯碼器兩部分，行地址譯碼器將輸入地址代碼的若干位A0~Ai譯成某一條字線有效，從存儲矩陣中選中一行存儲單元；列地

址譯碼器將輸入地址代碼的其余若干位(Ai+1~An－1)譯成某一根輸出線有效，從字線選中的一行存儲單元中再選一位(或n位)，使這些被選中的單元與讀/寫電路和I/O(輸入/輸出端)接通，以便對這些單元進(jìn)行讀/寫操作。

2)SRAM的靜態(tài)存儲單元

靜態(tài)RAM的存儲單元如圖9-12所示。圖9-12(a)是

由六個NMOS管(V1~V6)組成的存儲單元。V1、V2構(gòu)成的反相器與V3、V4構(gòu)成的反相器交叉耦合組成一個RS觸發(fā)器，可存儲一位二進(jìn)制信息。Q和Q是RS觸發(fā)器的互補(bǔ)輸出。

V5、V6是行選通管，受行選線X(相當(dāng)于字線)控制。圖9-12SRAM存儲單元(a)六管NMOS存儲單元；(b)六管CMOS存儲單元

2.動態(tài)隨機(jī)存儲器(DRAM)

動態(tài)RAM的存儲矩陣由動態(tài)MOS存儲單元組成。動態(tài)MOS存儲單元利用MOS管的柵極電容來存儲信息，但由于柵極電容的容量很小，而漏電流又不可能絕對等于0，所以電荷保存的時間有限。為了避免存儲信息的丟失，必須定時地給電容補(bǔ)充漏掉的電荷。通常把這種操作稱為“刷新”或“再生”，因此DRAM內(nèi)部要有刷新控制電路，其操作也比靜態(tài)RAM復(fù)雜。盡管如此，由于DRAM存儲單元的結(jié)構(gòu)能做得非常簡單，所用元件少，功耗低，因而目前已成為大容量RAM的主流產(chǎn)品。動態(tài)MOS存儲單元有四管電路、三管電路和單管電

路等。四管和三管電路比單管電路復(fù)雜，但外圍電路簡單，一般容量在4K以下的RAM多采用四管或三管電路。圖9-13(a)為四管動態(tài)MOS存儲單元電路。圖中，V1和V2為兩個N溝道增強(qiáng)型MOS管，它們的柵極和漏極交叉相連，信息以電荷的形式儲存在電容C1和C2上，V5、V6是同一列中各單元公用的預(yù)充管，是脈沖寬度為1μs而周期一般不大于2ms的預(yù)充電脈沖，CO1、CO2是位線上的分布電容，其容量比C1、C2大得多。圖9-13動態(tài)MOS存儲單元(a)四管動態(tài)MOS存儲單元；(b)單管動態(tài)MOS存儲單元9.1.5存儲器容量的擴(kuò)展

1.位數(shù)的擴(kuò)展

存儲器芯片的字長多數(shù)為一位、四位、八位等。當(dāng)實(shí)際存儲系統(tǒng)的字長超過存儲器芯片的字長時，需要進(jìn)行位擴(kuò)展。

位擴(kuò)展可以利用芯片的并聯(lián)方式實(shí)現(xiàn)，圖9-14是用八片1024×1位的RAM擴(kuò)展為1024×8位RAM的存儲系統(tǒng)框圖。圖中八片RAM的所有地址線、R/W、CS分別對應(yīng)并接在一起，而每一片的I/O端作為整個RAM的I/O端的一位。圖9-14RAM的位擴(kuò)展連接法

2.字?jǐn)?shù)的擴(kuò)展

字?jǐn)?shù)的擴(kuò)展可以利用外加譯碼器控制芯片的片選(CS)

輸入端來實(shí)現(xiàn)。圖9-15是用字?jǐn)U展方式將四片256×8位的RAM擴(kuò)展為1024×8位RAM的系統(tǒng)框圖。圖中，譯碼器的

輸入是系統(tǒng)的高位地址A9、A8,其輸出是各片RAM的片選信號。圖9-15RAM的字?jǐn)U展9.2可編程邏輯器件PLD1.PLD器件的發(fā)展概況2.可編程邏輯器件的特點(diǎn)減少系統(tǒng)的硬件規(guī)模。(2)增強(qiáng)邏輯設(shè)計(jì)的靈活性。(3)縮短系統(tǒng)設(shè)計(jì)周期。(4)簡化系統(tǒng)設(shè)計(jì)，提高系統(tǒng)速度。(5)降低系統(tǒng)成本。9.2.1PLD的電路簡介1.基本門電路的PLD表示法圖9－16表示PLD的典型輸入緩沖器。如用真值表表示，它的兩個輸出是其輸入的原碼和反碼。圖9-16PLD輸入緩沖器圖9-17給出與門的兩種表示法：傳統(tǒng)表示法和PLD表示法。傳統(tǒng)表示法中的與門的三個輸入A，B和C，在PLD表示法中稱為三個輸入項(xiàng)；而多輸入與門的輸出D稱為“積項(xiàng)”?；蜷T也有類似的表示。圖9-17與門表示法圖9-18給出了PLD的三種連接方式：實(shí)點(diǎn)連接表示硬線連接，即固定連接，不能夠通過編程改變；×連接表示可編程互連，即可通過用戶編程實(shí)現(xiàn)接通連接；交叉點(diǎn)無×和實(shí)點(diǎn)，表示無任何連接，稱斷開連接。圖9-18PLD連接法圖9-19給出了與門的四種情況：

表示輸入被編程接通，這種表示要求在輸入處均打×；但為了簡化只在與門符號內(nèi)打×，而輸入則不再打×，如L2所示;L3=1，表示與門全部輸入項(xiàng)均不接通，保持懸浮的“1”狀態(tài)；L4=AB，表示輸入A、B為硬線連接。圖9-19與門的省缺情況

2.PROM電路的PLD表示法

圖9-20表示PROM基本結(jié)構(gòu)，它由固定的與陣列和可編程的或陣列組成。與陣列是“全譯碼”陣列，即輸入I0~I2的全部可能組合都有一個積項(xiàng)。因此，當(dāng)有n個輸入時，就有2n個輸入項(xiàng)，2n個積項(xiàng)。由于全譯碼方式使與陣列以2n增長，因而使PROM成為一個規(guī)模大而昂貴的器件。而2n大小的與陣列，使PROM的開關(guān)時間加長，因而PROM一般比其它PLD器件慢。再有，大多數(shù)邏輯函數(shù)不需要使用輸入的全部可能組合，因?yàn)槠渲性S多組合是無效的或不可能出現(xiàn)的，這就使得PROM的與陣列不能得到充分利用。圖9-20PROM電路的PLD表示法

3.FPLA電路的PLD表示

現(xiàn)場可編程邏輯陣列FPLA(FieldProgrammableLogicArray)是在20世紀(jì)70年代中期設(shè)計(jì)出來的，是處理邏輯函數(shù)的一種更有效的方法，如圖9-21所示。FPLA的基本結(jié)構(gòu)類似于PROM。然而，它的與陣列和或陣列都是可編程的。為了提供一種規(guī)模較小，較快速的陣列，F(xiàn)PLA中的與陣列不是全譯碼的，而是“部分譯碼”的，而且其積項(xiàng)可由任一個或全部“或”項(xiàng)所共用。圖9-21FPLA電路的PLD表示法

例2

試用FPLA實(shí)現(xiàn)例1要求的四位二進(jìn)制碼轉(zhuǎn)換為格雷碼的轉(zhuǎn)換電路。解用卡諾圖對表9-2進(jìn)行化簡，如圖9-22所示，則得式中共有7個乘積項(xiàng)，它們是用這些乘積項(xiàng)表示式，可得圖9-22例2化簡的卡諾圖根據(jù)上式可畫出FPLA的陣列結(jié)構(gòu)，如圖9-23所示。圖9-23例2的FPLA陣列圖

4.PAL電路

可編程陣列邏輯器件PAL，是20世紀(jì)70年代后期推出的PLD器件。它采用可編程與門陣列、固定連接或門陣列和輸出電路三部分組成的基本結(jié)構(gòu)形式，一般采用熔絲編程技術(shù)實(shí)現(xiàn)與門陣列的編程。圖9-24是PAL編程前的結(jié)構(gòu)圖，它的每個輸出信號包含兩個與項(xiàng)。圖9-24PAL的基本結(jié)構(gòu)

(1)專用輸出結(jié)構(gòu)。這種結(jié)構(gòu)的輸出端只能輸出信號，不能兼作輸入，例如四個乘積項(xiàng)的或非門輸出結(jié)構(gòu)，如圖9-25(a)所示。輸入信號I經(jīng)過輸入緩沖器與輸入行相連。圖中的輸出部分采用或非門，輸出用O標(biāo)記，表示低電平有效。若輸出部分采用或門，則高電平有效。有的器件還用互補(bǔ)輸出的或門，則稱為互補(bǔ)型輸出。這種輸出結(jié)構(gòu)只適用于實(shí)現(xiàn)組合邏輯函數(shù)。目前常用的產(chǎn)品有PAL10H8(10輸入、8輸出、高電平有效)、PAL10L8、PAL16C1(16輸入、1輸出、互補(bǔ)型)等。

(2)可編程I/O結(jié)構(gòu)?？删幊蘄/O結(jié)構(gòu)如圖9-25(b)所示，圖中或門經(jīng)三態(tài)緩沖器由I/O端引出，三態(tài)門受最上一個與門所對應(yīng)的乘積項(xiàng)控制，I/O端的信號也可經(jīng)過緩沖器反饋到與陣列的輸入端。

當(dāng)最上一個與門輸出為“0”時，三態(tài)門禁止，輸出呈高阻狀態(tài)，I/O引腳作輸入使用；當(dāng)與門輸出為“1”時，三態(tài)門被選通，I/O引腳作輸出用。這種結(jié)構(gòu)的產(chǎn)品有PAL16L8、

PAL20L10等。

(3)寄存器輸出結(jié)構(gòu)。寄存器輸出結(jié)構(gòu)如圖9-25(c)所示。這種結(jié)構(gòu)輸出端有一個D觸發(fā)器，在時鐘上升沿作用下先將或門的輸出(輸入乘積項(xiàng)的和)寄存在D觸發(fā)器，當(dāng)使能信號EN有效時，Q端的信號經(jīng)三態(tài)緩沖器反相后輸出，輸出低電平有效。觸發(fā)器的Q端還可以通過反饋緩沖器送至與陣列的輸入端，因而這種結(jié)構(gòu)PAL能記憶原來的狀態(tài)，從而實(shí)現(xiàn)時序邏輯功能。這種結(jié)構(gòu)的PAL產(chǎn)品有PAL16R4、PAL168等。

(4)異或型輸出結(jié)構(gòu)。異或型輸出結(jié)構(gòu)如圖9-25(d)所示。其輸出部分有兩個或門，它們的輸出經(jīng)異或門進(jìn)行異或運(yùn)算后再經(jīng)D觸發(fā)器和三態(tài)緩沖器輸出。這種結(jié)構(gòu)不僅便于對與或邏輯陣列輸出的函數(shù)求反，還可以實(shí)現(xiàn)對寄存器狀態(tài)進(jìn)行維持操作。圖9–25PAL的四種輸出結(jié)構(gòu)(a)專用輸出結(jié)構(gòu)；(b)可編程I/O結(jié)構(gòu)；

(c)寄存器輸出結(jié)構(gòu)；(d)異或型輸出結(jié)構(gòu)

5.GAL電路

PLA器件的發(fā)展給邏輯設(shè)計(jì)帶來了很大的靈活性，但它還存在著不足之處:一方面，它采用熔絲連接工藝，只能一次性編程，因而使用者要承擔(dān)一定的風(fēng)險;另一方面,PAL器件輸出電路結(jié)構(gòu)的類型繁多，會給用戶帶來不便。

GAL是Lattice公司于1985年首先推出的新型可編程邏輯器件。它采用了電擦除、電可編程的E2CMOS工藝制作，可以用電信號擦除并反復(fù)編程上百次。GAL器件輸出端設(shè)置了可編程的輸出邏輯宏單元OLMC(OutputLogicMacroCell)，通過編程可以將OLMC設(shè)置成不同的輸出方式。這樣,同一型號的GAL器件可以實(shí)現(xiàn)PAL器件所有的各種輸出電路工作模式，取代了大部分PAL器件，因此稱為通用可編程邏輯器件。

GAL器件的特點(diǎn)

GAL器件有以下優(yōu)點(diǎn)：

①采用電擦除工藝和高速編程方法，使編程改寫變得方便、快速，整個芯片改寫只需數(shù)秒鐘，一片可改寫100次以上。

②采用高性能的E2CMOS工藝，保證了GAL的高速度和低功耗。存取速度為12~40ns，功耗僅為雙極性PAL器件的1/2或1/4(90mA或45mA)，編程數(shù)據(jù)可保存20年以上。③采用可編程的輸出邏輯宏單元(OLMC)，使得GAL器件對復(fù)雜邏輯門設(shè)計(jì)具有極大的靈活性。GAL16V8可以仿真或代替20腳的PAL器件約21種。

④可預(yù)置和加電復(fù)位全部寄存器，具有100%的功能可測試性。

⑤備有加密單元，可防止他人抄襲設(shè)計(jì)電路。

⑥備有電子標(biāo)簽(ES)，方便了文檔管理，提高了生產(chǎn)效率。正由于GAL器件具有這些優(yōu)點(diǎn)，因此GAL器件出現(xiàn)后很快得到普遍應(yīng)用。但GAL和PAL一樣都屬于低密度PLD，其共同缺點(diǎn)是規(guī)模小，每片相當(dāng)于幾十個等效門電路，只能代替2~4片MSI器件，遠(yuǎn)達(dá)不到LSI和VLSI專用集成電路的要求。另外，GAL在使用中還有許多局限性，如一般GAL只能用于同步時序電路，各OLMC中的觸發(fā)器只能同時置位或清零，每個OLMC中的觸發(fā)器和或門還不能充分發(fā)揮其作用，且應(yīng)用靈活性差等。

6.高密度可編程邏輯器件

通常將集成密度大于1000個等效門/片的PLD稱為高密度可編程邏輯器件(HDPLD),它包括可擦除可編程邏輯器件EPLD、復(fù)雜可編程邏輯器件CPLD和現(xiàn)場可編程門陣列FPGA三種類型。

20世紀(jì)90年代以后，高密度可編程邏輯器件在集成密度、生產(chǎn)工藝、器件的編程和測試技術(shù)等方面發(fā)展都十分迅速。目前HDPLD的集成密度一般可達(dá)數(shù)千和上萬門，CPLD和FPGA的集成度最多已可達(dá)25萬等效門。CPLD的最高工作速度已達(dá)180MHz，F(xiàn)PGA的門延遲已小于3ns?？删幊碳呻娐返木€寬已發(fā)展到0.35μm，甚至已達(dá)到深亞微米級。在系統(tǒng)可編程技術(shù)、邊界掃描技術(shù)的出現(xiàn)也使可編程器件在編程技術(shù)、測試技術(shù)和系統(tǒng)可重構(gòu)技術(shù)

方面有了很快的發(fā)展。目前世界各著名半導(dǎo)體器件公司，如Xilinx、Altera、Lattice、AMD、Atmel等，均可提供各種不同類型的EPLD、CPLD和FPGA產(chǎn)品。

EPLD是20世紀(jì)80年代中期Altera公司推出的新型可擦除、可編程邏輯器件。它采用了UVEPROM工藝，以疊柵注入MOS管作為編程單元，所以不僅可靠性高，可以改寫，而且集成度高、造價便宜。目前EPLD產(chǎn)品的集成度最高已達(dá)1萬門以上。EPLD的結(jié)構(gòu)與GAL相似，它大量增加了輸出邏輯宏單元的數(shù)目，提供了更大的與陣列，而且增加了對OLMC中觸發(fā)器的預(yù)置和異步置0功能，因此它的OLMC要比GAL中的OLMC有更大的使用靈活性。

EPLD保留了邏輯塊的結(jié)構(gòu)，內(nèi)部連線相對固定，即使是大規(guī)模集成容量器件，其內(nèi)部延時也很小，因而有利于器件在高頻率下工作，但EPLD內(nèi)部的互連能力很弱，F(xiàn)PGA出現(xiàn)后它曾受到?jīng)_擊，直到CPLD出現(xiàn)后才有所改變。

CPLD是在EPLD基礎(chǔ)上發(fā)展起來的器件。與EPLD相比，它增加了內(nèi)部連線，對邏輯宏單元和I/O單元都作了重大改進(jìn)。CPLD采用E2CMOS工藝制作，有些CPLD內(nèi)部還集成了RAM、FIFO或雙口RAM等存儲器，兼有FPGA的特性，許多CPLD還具備在系統(tǒng)編程能力，因此它比EPLD功能更強(qiáng)，使用更靈活。

FPGA是20世紀(jì)80年代中期出現(xiàn)的高密度可編程邏輯器件。與前面討論過的可編程器件相比，F(xiàn)PGA不受與或陣列結(jié)構(gòu)上的限制以及含有觸發(fā)器和I/O端數(shù)量上的限制，可以靠內(nèi)部的邏輯單元以及它們的連接構(gòu)成任何復(fù)雜的邏輯電路，更適合實(shí)現(xiàn)多級邏輯功能，并且具有更高的密度和更大的靈活性。目前FPGA已成為設(shè)計(jì)數(shù)字電路或系統(tǒng)的首選器件之一。5.GAL電路(1)GAL的基本結(jié)構(gòu)。①8個輸入緩沖器和8個輸出反饋/輸入緩沖器。②8個輸出邏輯宏單元OLMC和8個三態(tài)緩沖器，每個OLMC對應(yīng)1個I/O引腳。③由8×8個與門構(gòu)成的與陣列，共形成64個乘積項(xiàng)，每個與門有32個輸入項(xiàng)，由8個輸入的原變量、反變量(16)和8個反饋信號的原變量、反變量(16)組成，故可編程與陣列共有32×8×8=2048個可編程單元。④系統(tǒng)時鐘CK和三態(tài)輸出選通信號OE的輸入緩沖器。9.2.2PLD的開發(fā)

PLD的開發(fā)是指利用開發(fā)系統(tǒng)的軟件和硬件對PLD進(jìn)行設(shè)計(jì)和編程的過程。

開發(fā)系統(tǒng)軟件是指PLD專用的編程語言和相應(yīng)的匯編程序或編譯程序。低密度PLD早期使用匯編型軟件，如PALASM、FM等。這類軟件不具備自動化簡功能，只能用化簡后的與或邏輯表達(dá)式進(jìn)行設(shè)計(jì)輸入，而且對不同類型的PDL兼容性較差。20世紀(jì)80年代以后出現(xiàn)了編譯型軟件，如ABEL、CUPL等。這類軟件功能強(qiáng)、效率高，可以采用高級編程語言輸入，具有自動化簡和優(yōu)化設(shè)計(jì)功能，而且兼容性好，因而很快得到推廣和應(yīng)用。高密度PLD出現(xiàn)以后，各種新的EDA工具不斷出現(xiàn)，并向集成化方向發(fā)展。這些集成化的開發(fā)系統(tǒng)軟件(軟件包)可以從系統(tǒng)設(shè)計(jì)開始，完成各種形式的設(shè)計(jì)輸入，并進(jìn)行

邏輯優(yōu)化、綜合和自動布局布線以及系統(tǒng)仿真、參數(shù)測試、分析等芯片設(shè)計(jì)的全過程工作。高密度PLD的開發(fā)系統(tǒng)軟件可以在PC機(jī)或工作站上運(yùn)行。目前能在PC機(jī)上運(yùn)行的常用軟件有Xilinx公司的XACT5.0Foundation、Lattice公司的ISPSynarioSystem和Altera公司的MAX+PLUSⅡ等。

1.可編程邏輯器件的設(shè)計(jì)過程

可編程邏輯器件的設(shè)計(jì)流程如圖9-26所示，它主要包括設(shè)計(jì)準(zhǔn)備、設(shè)計(jì)輸入、設(shè)計(jì)處理和器件編程四個步驟，同時包括相應(yīng)的功能仿真、時序仿真和器件測試三個設(shè)計(jì)驗(yàn)證過程。圖9-26PLD設(shè)計(jì)流程

(1)設(shè)計(jì)準(zhǔn)備。采用有效的設(shè)計(jì)方案是PLD設(shè)計(jì)成功的關(guān)鍵，因此在設(shè)計(jì)輸入之前首先要考慮兩個問題：①選擇系統(tǒng)方案，進(jìn)行抽象的邏輯設(shè)計(jì)；②選擇合適的器件，滿

足設(shè)計(jì)的要求。對于低密度PLD，一般可以進(jìn)行書面邏輯設(shè)計(jì)，將電路的邏輯功能直接用邏輯方程、真值表狀態(tài)圖或原理圖等方式進(jìn)行描述，然后根據(jù)整個電路輸入、輸出端數(shù)以及所需要的資源(門、觸發(fā)器數(shù)目)選擇能滿足設(shè)計(jì)要求的器件系列和型號。器件的選擇除了應(yīng)考慮器件的引腳數(shù)、資源外，還要考慮其速度、功耗以及結(jié)構(gòu)特點(diǎn)。對于高密度PLD，系統(tǒng)方案的選擇通常采用“自頂向下”的設(shè)計(jì)方法。首先在頂層進(jìn)行功能框圖的劃分和結(jié)構(gòu)設(shè)計(jì)，然后再逐級設(shè)計(jì)低層的結(jié)構(gòu)。一般描述系統(tǒng)總功能的模塊放在最上層，稱為頂層設(shè)計(jì)；描述系統(tǒng)某一部分功能的模塊放在下層，稱為底層設(shè)計(jì)。底層模塊還可以再向下分層。這種“自頂向下”和分層次的設(shè)計(jì)方法使整個系統(tǒng)設(shè)計(jì)變得簡潔和方便，并且有利于提高設(shè)計(jì)的成功率。目前系統(tǒng)方案的設(shè)計(jì)工作和器件的選擇都可以在計(jì)算機(jī)上完成，設(shè)計(jì)者可以采用國際標(biāo)準(zhǔn)的兩種硬件描述語言VHDL或Verilog對系統(tǒng)級進(jìn)行功能描述，并選用各種不同的芯片進(jìn)行平衡、比較，從而選擇最佳結(jié)果。

(2)設(shè)計(jì)輸入。設(shè)計(jì)者將所設(shè)計(jì)的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表示出來，并送入計(jì)算機(jī)的過程稱為設(shè)計(jì)輸入。它通常有原理圖輸入、硬件描述語言輸入和波形輸入等多種方式。

原理圖輸入是一種最直接的輸入方式，它大多數(shù)用于對系統(tǒng)或電路結(jié)構(gòu)很熟悉的場合，但系統(tǒng)較大時，這種方法的相對輸入效率較低。硬件描述語言是用文本方式描述設(shè)計(jì)，它分為普通的硬件描述語言和行為描述語言。普通硬件描述語言有ABEL-HDL、CUPL等，它們支持邏輯方程、真值表等邏輯表達(dá)方式。行為描述語言是指高層硬件描述語言VHDL和Verilog，它們有許多突出的優(yōu)點(diǎn)，如語言的公開可利用性，便于組織大規(guī)模系統(tǒng)的設(shè)計(jì)，有很強(qiáng)的邏輯描述和仿真功能，而且輸入效率高，在不同的設(shè)計(jì)輸入庫之間轉(zhuǎn)換也非常方便。

(3)設(shè)計(jì)處理。從設(shè)計(jì)輸入完成以后到編程文件產(chǎn)生的整個編譯、適配過程通常稱為設(shè)計(jì)處理或設(shè)計(jì)實(shí)現(xiàn)。它是器件設(shè)計(jì)中的核心環(huán)節(jié)，是由計(jì)算機(jī)自動完成的，設(shè)計(jì)者只能通過設(shè)置參數(shù)來控制其處理過程。在編譯過程中，編譯軟件對設(shè)計(jì)輸入文件進(jìn)行邏輯化簡、綜合和優(yōu)化，并適當(dāng)?shù)剡x用一個或多個器件自動進(jìn)行適配和布局、布線，最后產(chǎn)生編程用的編程文件。編程文件是可供器件編程使用的數(shù)據(jù)文件。對于陣列型PLD來說，編程文件是指產(chǎn)生熔絲圖文件即JEDEC(簡稱JED)文件，它是電子器件工程聯(lián)合會制定的標(biāo)準(zhǔn)格式；對于FPGA來說，編程文件是指生成位流數(shù)據(jù)文件(BitstreamGeneration)。

(4)設(shè)計(jì)校驗(yàn)。設(shè)計(jì)校驗(yàn)過程包括功能仿真和時序仿真，這兩項(xiàng)工作是在設(shè)計(jì)輸入和設(shè)計(jì)處理過程中同時進(jìn)行的。功能仿真是在設(shè)計(jì)輸入完成以后的邏輯功能驗(yàn)證，又稱前仿真。它沒有延時信息，對于初步功能檢測非常方便。時序仿真在選擇好器件并完成布局、布線之后進(jìn)行，又稱后仿真或定時仿真。時序仿真可以用來分析系統(tǒng)中各部分的時序關(guān)系以及仿真設(shè)計(jì)性能。

5)器件編程。編程是指將編程數(shù)據(jù)放到具體的PLD

中去。

對陣列型PLD來說，是將JED文件“下載(DownLoad)”到PLD中去；對FPGA來說，是將位流數(shù)據(jù)文件“配置”到器件中去。器件編程需要滿足一定的條件，如編程電壓、編程時序和編程算法等。普通的PLD和一次性編程的FPGA需要專用的編程器完成器件的編程工作?；赟RAM的FPGA可以由EPROM或微處理器進(jìn)行配置。ISP