廣工EDA電子技術(shù)實訓(xùn)報告

1 1 4 5 6第二階段：SynopsysIC設(shè)計軟件 7 7Lab2-1:BlockLevelDesign(UMC90) 10 16Lab2-3:DC-Topograph 18 19 21 23 23 27 29 32 36 39 42 45 51 54基本流程：步驟：1.打開工程文件；2.器件族的選擇和管腳分配；3.新建嵌入式系統(tǒng)：Tools=>SOPCBuilder；6.設(shè)置基地址；7.設(shè)置主從關(guān)系；至此，例圖如下：8.建立CPU的復(fù)位和異常地址：點擊NiosIIMore“cpu”Settings方格；至此，例圖如下：12.編譯工程(編譯前保存原理圖)；步驟：1.下載工程(下載之前要為.sof文件標(biāo)記Program/Configure檢測盒)；3.在NiosIIIDE工作平臺上，新建C/C++Application工程；4.選擇工程模板；5.為C/C++應(yīng)用工程添加源代碼；6.設(shè)置系統(tǒng)庫格式‘7.編譯C/C++應(yīng)用工程；8.調(diào)試代碼：DebugAs->NiosIIHardware；至此，例圖如下：9.設(shè)置適當(dāng)?shù)臄帱c；10.查看變量內(nèi)容和變量的值；11.改變外部硬件變量值，再次編譯調(diào)試程序；12.驗證程序功能；13.終止進程，保存文件；LCD1602控制芯片HD44780內(nèi)部嵌入了字符液晶模塊YM1602C，通過LCD的引腳，以高低電平組合構(gòu)成實現(xiàn)自定義字符的顯示，如顯示漢字。13.打開quartus軟件；14.新建工程，選擇開發(fā)板類型；15.輸入程序源代碼(硬件描述語言選擇自己熟悉的語言)；至此，例程如圖(僅給出修改成我的名字的代碼部分：ZENGLANWEIG16.編譯程序；17.開發(fā)板連接到電腦；18.下載程序；19.驗證功能；VGA顯示到屏幕上主要依靠顯示緩沖區(qū)、控制電路和BIOS程序組成。其中控制緩沖區(qū)數(shù)據(jù)操作、主時鐘選擇和D/A轉(zhuǎn)換等功能;顯示緩沖區(qū)提供顯示數(shù)據(jù)緩存空間;視頻BIOS作為控制程序固化20.打開編譯環(huán)境，例如quartusii；21建.立工程，選擇目標(biāo)器件、語言種類；22.輸入工程源代碼；23.編譯工程；至此，可以看一下電路原理圖，例圖如下：24.開發(fā)板連接到電腦；25.下載程序；26.驗證功能；至此，驗證的功能圖如下：27.添加SOPC組件①在QuartusII新建工程“NiosLinux”；⑥添加epcs_controllerEPCS16控制器；⑩添加jtag_uart_0調(diào)試組件；至此，完成的NiosII硬件平臺例圖如下；28.自動設(shè)置基地址：System->AutoAssignBaseAddresses29.自動設(shè)置中斷優(yōu)先級：擊System->AutoAs30.生成系統(tǒng)；31.生成PTF系統(tǒng)文；32.添加復(fù)位延時控制：Reset_Delay.v；34.保存.sof配置文件和生成.v軟核verilogHDL文件；35.全編譯：Processing->StartCompilation；36.把代碼下載到DE2開發(fā)板上bash2.查找錯誤：在dc_shell-xg-g（dv在“output[8:0]z;”之后多加一行“reg[8:0]z;”或者“outputreg[8:0]z;”5.再次改錯：-》修改“always@(aorborc)begin”這行改成“always@(aorbor（二）.編譯與綜合3.查看加法器結(jié)構(gòu)：選中“l(fā)ab1_DO01_add_0”后點擊“CreateDesignSchematic”按鈕看看這個加法器-》由圖觀測可猜測是Rippleadder類型。（三）.生成報告1.生成結(jié)構(gòu)報告：選中“l(fā)ab1”后再點擊Design->ReportDesignResourc2生成面積報告：點擊dv菜單Design->ReportArea然后重做9-13步，對比設(shè)定約束前后變化。-》由圖知，加法器被綜合成了pparch類型了。-》因為我們剛剛有針對Combination電路設(shè)定TimingConstraints,Tool隨意幫我們挑選一個可以滿足1ns以內(nèi)完成計算的加法器。在dv命令行輸入：7.時間報告對比：Lab2-1:BlockLevelDesign和一個loader，用以設(shè)定我們想加熱的時間；cook_time[15:0]是對應(yīng)timer的。timer在每個周期都會遞減頂層設(shè)計的輸入和輸出描述如下：·reser復(fù)位microwavetimer的端口。如果rese改變到高電平，timer此時重新開始工作。unix%cdSYNOPSYS/launix%more.synopsys3.設(shè)定DesignVision為XG模式：4.檢查庫：對比.synopsys_dc_setup的內(nèi)容：切記：副檔名格式不一樣的檔案，在DC讀取檔案時，不可以一起讀??！相同格式的檔案如Verilog可以全部一起讀??！沒有個數(shù)限制?！癈OOK_TEMP”在設(shè)計里面選擇“top(verilog)”，點OK。是否正確！set_operating_conditions–maxWCCON小插曲：輸入命令的小技巧，直接在腳本了復(fù)制就行了，如下：2.設(shè)定線：4.查看頂層設(shè)計的視圖：5.設(shè)定時鐘端口的輸入驅(qū)動長度：set_driving_cell–libraryfsd0aa6.設(shè)定除了時鐘之外的所有輸入端口的驅(qū)動長度：set_driving_cell–libraryfsdload_of”fsd0a_generic_core_wc/DF8.設(shè)定輸入延遲：先選中所有輸入端口，然后點擊Attributes->OperatingEnvironment->InputDelay，RelativeTo9.設(shè)定輸出延遲：在dv命令行輸入：set_max_areacheck_design–multip由圖知，出現(xiàn)了警告。端口報告：點擊Design->Report始終報告：–bou–map_efforthigh–area_efforthigh）-》從Design最上層top開始一直到其最下層所有2.創(chuàng)建電路原理圖：點擊“CreateDesignSchematic”按鈕，看看綜合后的結(jié)果。約束報告：Design->ReportConstraints(click-》StartPoint:test->EndPoint:timer/seclsbnextreg[0]/D2.測試關(guān)鍵路徑：點擊“CreateDesignSchematic”按鈕，將會彈出頂層電路原理圖的視圖。如圖：3.報告乘法器的時間路徑：時間報告：相當(dāng)逼近CriticalPath。標(biāo)準(zhǔn)報告：點擊“Design–>ReportDesignHierarchy”層次報告：點擊“Design->ReportReference”2.設(shè)定功率約束和門級功率優(yōu)化：3.優(yōu)化后報告：面積報告：由圖知，cellarea=154時間報告：由圖知功率報告：-》是（Power改善許多，Timing/Arunix%cdSYNOPSYS/lab2.查看文件：查看.synopsys_dc.setup文件，然后再通過以下命令unix%more.synopsys_3.執(zhí)行腳本：讀入設(shè)計：design_vision-xg-t>source4.功率優(yōu)化前報告：5.設(shè)定功率約束和門級功率損耗優(yōu)化：6.功率優(yōu)化后報告：?。㎜ab2-3:DC-Topographicalunix%cdSYNOPSYS/lab2.查看文件：unix%more.synopsys_如圖：set_tcu_plus_files–max_tlupluslib/tluplus/u90.tluplus–tech2itf_ma在script.tcl里多了一行設(shè)定：create_mw_libCOOK_MWtechnologylib/umc_90nm_1p9m126_CIC.tfopen\-mw_re“l(fā)ib/FSD0A_A_GENERIC_CORElib/FOD0A_B33_T33_GENERIC_IO”design_vision-topo>source在Timing方便其效能也能達到約3.36ns之等效能！我們從實驗2-1可知，使用不準(zhǔn)的WLM來做設(shè)計，實在太過之下，WLM所估的Power完全沒有參考依據(jù)。Lab3-1:Top-levelSynunix%cdSYNOPSYS/lab2.查看實驗：unix%cdSYNOPSYS/lab3/lab3-1unix%vi00_run.tclunix%vi01_import.tcl(輸入所有unix%vi02_compile.tclunix%vi03_output2.執(zhí)行所有腳本文件完成實驗：unix%dv-f..dc_shell-xg-t–f注：如果機器太慢，建議直接讀取cs_syn.ddc檔案，然后繼續(xù)第六步！注：如果CORETiming跟CHIPTiming相差比較大，表示CHIPBoundaryConstraint需再加強。這樣才能將此CHIP_dc.tcl檔案交給APRTool,當(dāng)作APR時要給的unix%cdsynopsys/lab3/lab3-1/tbenc2.鏈接綜合輸出結(jié)果s_syn.vg和chip.sdf到pre-layunix%ln–s../../syn_dc/run/cs_unix%ln–s../../syn_dc/run/chip.sdf.3.查看tench文件和sdf文件：initial$sdf_annotate(chip.sdf,unix%ncverilogtestfixture.vcs_syn.vg–v../tpz973g.v+Lab3-2:CHIP-levelSynunix%cdSYNOPSYS/lab-》InputCellName:ipad_clk,ipad_reset,ipad_si,ipad_se,ipad_x7OutputCellName:opad_Y9~opad_Y4.查看01_import.tcl腳本文件，如圖：-》lab3-1是切換到top-level（CS準(zhǔn)備給予Top-lelab3-2是切換到chip-level(CHIP),準(zhǔn)備給予CHIP-lev5.查看02_compile.tcl-》第一點：第二點：lab3-2比lab3-1多了下(因為本范例的CHIP.v所有Input/outputpadCellName分別是用ipad/opad開頭，因此不用下太多行的6.查看03_output.tcl腳而言是沒有任何的Constraints,sdf存檔時就會有問題！dc_shell-xg-t>source../注：如果機器太慢，建議直接讀取cs_syn.ddc檔案，然后繼續(xù)第八步。-》是，面積小一些，Timing一樣是meet的！但唯一不同的是Chip-level比較方便又簡單，可以不用寫Top-levesconstraints（例如CORE_dc.tcunix%cdSYNOPSYS/lab3/lab3-2/tbenc2.在pre-layout仿真中，把綜合輸出結(jié)果鏈接到s_syn.unix%ln–s../../syn_dc/run/cs_unix%ln–s../../syn_dc/run/chip.sdf.3.查看bench文件和sdf文件：initial$sdf_annotate(chip.sdf,unix%vcs–Rtestfixture.vcs_syn.vg–v../tsmc18.v–v../t仿真數(shù)據(jù)（對地數(shù)據(jù)）單位：V波形：相位區(qū)別：紅色線(輸出電壓)幅度比較大，青色線(輸入電壓)幅度比較小。數(shù)據(jù)記錄：仿真數(shù)據(jù)（單位：mV）波形：數(shù)據(jù)記錄：波形圖：VVVVV仿真數(shù)據(jù)（單位：mV）信號發(fā)生器有效電壓值仿真數(shù)據(jù)（單位：mV）(2).去掉R7之前輸出波形(200mV/Div)：去掉R7之后輸出波形(100mV/Div)：(3).這是虛擬電阻（都帶有_VIRTUAL因為只有虛擬電阻才能更改其阻值！同樣，電容，電感，三極管等等元件，只有虛擬元件才能更改其參數(shù)。輸入(下面)輸出(上面)波形：(1).性能：可以起到隔離前后電路的作用；(2).特點：它是一個電壓串聯(lián)負反饋放大電路，它具有輸入阻抗高，輸出阻抗低，輸出電壓能夠在較大范圍內(nèi)跟隨輸入電壓作線性變化以及輸入輸出信號同相等特點。波形圖形圖形fLfHfLfH(2).切換J1(即選擇遲滯比較器的輸出作為計數(shù)器的觸發(fā)源)數(shù)碼管變化(緩慢的加法計數(shù)，但比V2要(2).比較兩種方法，得出如下結(jié)論：切斷C2時波形變化類似方波，高低電平是立即發(fā)生的，不能消除按鍵抖動；連接C2時波形變化有一定傾斜，說明電容起到了延遲的作用，能夠消除按鍵抖動，但兩種方法的輸出都是矩形波。(1).修改計數(shù)器電路，使得不顯示高位(2).如圖：示波器：數(shù)碼管：由圖知，切斷R3后輸入電壓同樣是傾斜上升的，有延遲作用，能起到消除直流穩(wěn)壓電源原理框圖如圖所示。原理圖：ΩΩfΩfS1.橋式整流電路特點：負載上電壓和電流方向始終不變，輸出電流平均值比較高，脈動系電容濾波電路特點：簡單易行，輸出電壓平均值高，適用于負載電流較小且其變化也較小的場合。2.計算穩(wěn)壓電路：(1).穩(wěn)壓系數(shù)S:S=(□UO/UO)/(□UI/UI).3.出現(xiàn)故障及其排除方法：(1).紋波電壓的測量---用示波器測量