數(shù)字邏輯設(shè)計(jì)及應(yīng)用-試題及答案

PAGEPAGE1一、填空題(每空1分，共20分)1、10111012=1358=5D16=1110011格雷碼2、FF16=25510=0010010101018421BCD=010110001000余3碼3、已知某數(shù)的反碼是1010101，則該數(shù)的對(duì)應(yīng)的原碼是1101010，補(bǔ)碼是1101011；4、邏輯運(yùn)算的三種基本運(yùn)算是與或非；圖1-85、一個(gè)邏輯在正邏輯系統(tǒng)下，表達(dá)式為，則該邏輯在負(fù)邏輯系統(tǒng)下，表達(dá)式為AB；圖1-86、邏輯式A/(B+CD/)的反演式為A+B/(C/+D)；7、已知,則（2,4,5,6,7）（2,4,5,6,7）；8、請(qǐng)問(wèn)圖1-8邏輯為Y=(AB)/；9、n選1的數(shù)據(jù)選擇器的地址輸入的位數(shù)為log2n(向上取整)位，多路輸入端得個(gè)數(shù)為n個(gè)；10、如果用一個(gè)JK觸發(fā)器實(shí)現(xiàn)D觸發(fā)器的功能，已知D觸發(fā)器的輸入信號(hào)為D，則該JK觸發(fā)器的驅(qū)動(dòng)為：J=D;K=D/；11、如果用一個(gè)D觸發(fā)器實(shí)現(xiàn)T觸發(fā)器的功能，已知T觸發(fā)器的輸入信號(hào)為T(mén)，則該D觸發(fā)器的驅(qū)動(dòng)為：T⊕Q；12、如果讓一個(gè)JK觸發(fā)器只實(shí)現(xiàn)翻轉(zhuǎn)功能，則該觸發(fā)器的驅(qū)動(dòng)為：J=K=1；13、利用移位寄存器實(shí)現(xiàn)順序序列信號(hào)1001110的產(chǎn)生，則該移位寄存器中觸發(fā)器的個(gè)數(shù)為：大于或等于3個(gè)；二、選擇題（每題1分，共10分）1、以下有關(guān)原碼、反碼和補(bǔ)碼的描述正確的是：①.二進(jìn)制補(bǔ)碼就是原碼除符號(hào)位外取反加1；②.補(bǔ)碼即是就是反碼的基礎(chǔ)上再加1；③.負(fù)數(shù)的原碼、反碼和補(bǔ)碼相同；④.正數(shù)的原碼、反碼和補(bǔ)碼相同；2、下列邏輯表達(dá)式中，與不等的邏輯是：①.②.③．④．3、已知門(mén)電路的電平參數(shù)如下：請(qǐng)問(wèn)其低電平的噪聲容限為：①.0.05V②.0.2V③.2.95V④.2.7V4、下列邏輯中，與相同的邏輯是：①.②.③.④.5、有如下所示波形圖，已知ABC為輸入變量，Y為輸出變量，我們可以得到該邏輯的函數(shù)式為：①.②.圖2-5③.④.圖2-56、在同步狀態(tài)下，下面哪種時(shí)序邏輯器件的狀態(tài)更新僅僅發(fā)生在時(shí)鐘觸發(fā)沿來(lái)臨的瞬間，并且狀態(tài)更新的依據(jù)也僅僅取決于當(dāng)時(shí)的輸入情況：①.鎖存器②.電平觸發(fā)的觸發(fā)器③.脈沖觸發(fā)的觸發(fā)器④.邊沿觸發(fā)的觸發(fā)器器7、或非門(mén)所構(gòu)成的SR觸發(fā)器的輸入為S和R，則其工作時(shí)的約束條件為：①.②.③.④.8、要實(shí)現(xiàn)有效狀態(tài)數(shù)為8的扭環(huán)計(jì)數(shù)器，則所需移位寄存器中的觸發(fā)器個(gè)數(shù)為：①.8②.4③.3④.29、下面的電路，屬于組合邏輯的電路是：①.串行數(shù)據(jù)檢測(cè)器②.多路數(shù)據(jù)選擇器③.順序信號(hào)發(fā)生器④.脈沖序列發(fā)生器10、下面哪些器件不能夠?qū)崿F(xiàn)串行序列發(fā)生器①.計(jì)數(shù)器和組合門(mén)電路②.數(shù)據(jù)選擇器和組合門(mén)電路③.移位寄存器和組合門(mén)電路④.觸發(fā)器和組合門(mén)電路三、判斷題（每題1分，共10分）1、如果邏輯AB=AC，則B=C；（Х）2、如果邏輯A+B=A+C，則B=C；（Х）3、如果邏輯AB+AC=1，則A=1；（√）4、如果邏輯AB+AC=0，則A=0；（Х）5、若干個(gè)邏輯信號(hào)進(jìn)行異或操作，如果這些信號(hào)中邏輯“1”的個(gè)數(shù)為奇數(shù)，則輸出結(jié)果為1；（√）6、A⊕1=A/；（√）7、A+A+A=A·A·A；（√）8、對(duì)于CMOS集成門(mén)電路而言，與門(mén)的結(jié)構(gòu)比與非門(mén)的結(jié)構(gòu)更為簡(jiǎn)單一些；（Х）9、TTL邏輯比CMOS邏輯的運(yùn)行功耗更低，所以更利于集成；（Х）10、影響CMOS集成門(mén)電路的運(yùn)行速度主要是傳輸延遲和轉(zhuǎn)換時(shí)間；（√）四、卡諾圖化簡(jiǎn)（8分）將邏輯F（A,B,C,D）=Sm(0,1,3,4,6,7,14,15)+d(8,9,10,11,12,13)化成最簡(jiǎn)或與函數(shù)式；F=C/D/+B/D+BC答案不唯一五、組合邏輯分析，要求如下（8分）圖5完成圖5所示電路的邏輯分析，并寫(xiě)出：圖5邏輯Y的函數(shù)式寫(xiě)出該邏輯的真值表函數(shù)式真值表六、時(shí)序邏輯分析，要求如下：（14分）請(qǐng)分析圖6所示電路的邏輯，并寫(xiě)出：驅(qū)動(dòng)方程和輸出方程；狀態(tài)方程；畫(huà)出狀態(tài)轉(zhuǎn)換圖或者狀態(tài)轉(zhuǎn)換表；圖6圖6驅(qū)動(dòng)方程：，，狀態(tài)方程：輸出方程：狀態(tài)表：或者狀態(tài)圖：七、組合邏輯設(shè)計(jì)，要求如下：（8分）請(qǐng)利用一塊8選1的數(shù)據(jù)選擇器芯片74153來(lái)實(shí)現(xiàn)如下邏輯：；可加一定的門(mén)電路來(lái)實(shí)現(xiàn)。先對(duì)數(shù)據(jù)選擇器進(jìn)行擴(kuò)展，然后在賦值八、時(shí)序邏輯設(shè)計(jì)，要求如下：（10分）請(qǐng)利用移位寄存器74194和一定的門(mén)電路結(jié)構(gòu)，設(shè)計(jì)一個(gè)3位的扭環(huán)計(jì)數(shù)器，要求該電路能夠自行啟動(dòng)1、畫(huà)出能夠自行啟動(dòng)的3位扭環(huán)計(jì)數(shù)器狀態(tài)圖2、請(qǐng)?jiān)?4194芯片上完成該邏輯，已知74194芯片的邏輯功能定義如下：能夠自行啟動(dòng)的3位扭環(huán)計(jì)數(shù)器，其狀態(tài)圖和反饋函數(shù)定義如下：求反饋函數(shù)：F=Q2/+Q1/Q0選擇右移方式，完成電路圖如下：九、時(shí)序邏輯設(shè)計(jì)，要求如下：（12分）圖91/1圖91/1狀態(tài)方程驅(qū)動(dòng)方程和輸出方程；畫(huà)出邏輯圖（已知三個(gè)狀態(tài)的編碼分別為S0：Q1Q0=00；S1：Q1Q0=01；S2：Q1Q0=10；狀態(tài)表如下：狀態(tài)方程：驅(qū)動(dòng)方程和輸出方程：電路圖略；一、填空題(每空1分，共20分)圖1-61、請(qǐng)完成如下的進(jìn)制轉(zhuǎn)換：10110.112=26.68=22.7510=16.C16；圖1-62、28.510=11100.12=34.48=1C.816=00101000.01018421BCD3、某帶符號(hào)的二進(jìn)制數(shù)的反碼是1010101，則該數(shù)對(duì)應(yīng)的原碼是1101010，補(bǔ)碼是1101011；4、A⊕B=AB/+A/B；(A⊕B)/=AB+A/B/；5、正邏輯和負(fù)邏輯之間的關(guān)系是對(duì)偶；6、請(qǐng)問(wèn)圖1-6的邏輯為：Y=A/；7、已知某集成門(mén)電路輸出和輸入的高電平的最小值分別為；輸出和輸入的低電平最大值分別為：；請(qǐng)問(wèn)該門(mén)電路高電平的直流噪聲容限=；低電平的直流噪聲容限=；8、某狀態(tài)機(jī)的狀態(tài)數(shù)為129，請(qǐng)問(wèn)至少需要8位編碼才能完成；9、如果要從多路輸入數(shù)據(jù)中，選出一路作為輸出，應(yīng)采用數(shù)字選擇器來(lái)實(shí)現(xiàn)；10、如果要比較兩個(gè)二進(jìn)制數(shù)的大小，應(yīng)采用比較器器來(lái)實(shí)現(xiàn)；11、如果待實(shí)現(xiàn)的時(shí)序狀態(tài)機(jī)中存在狀態(tài)循環(huán)圈，應(yīng)采用計(jì)數(shù)器器來(lái)實(shí)現(xiàn)；12、同時(shí)具備置0、置1、保持和反轉(zhuǎn)的觸發(fā)器是JK觸發(fā)器；二、選擇題（每題1分，共10分）將十進(jìn)制運(yùn)算（-125-3）轉(zhuǎn)換成帶符號(hào)的8位（包括符號(hào)位）二進(jìn)制補(bǔ)碼運(yùn)算，其結(jié)果為：①.00000000②.10000000③.11111111④.100000112、請(qǐng)問(wèn)下列邏輯中，與(A·B)/相同的邏輯是；①.A/+B/②.A+B③.A·B④.A/·B/3、已知邏輯F(ABC)=Σm(1,3,5,7)，則下面的描述為正確的是：①.F(ABC)=ПM(0,2,4,6)②.F=C③.FD=Σm(0,2,4,6)④.F=A+B4、要實(shí)現(xiàn)8選1的數(shù)據(jù)選擇器，則地址輸入（選擇輸入）和多路數(shù)據(jù)端得個(gè)數(shù)分別為：①.8、3②.3、8③.8、8④.3、35、如果實(shí)現(xiàn)5-32的譯碼器電路，需要個(gè)74138（3-8譯碼器）來(lái)實(shí)現(xiàn)：①.2②.3③.4④.86、要實(shí)現(xiàn)256進(jìn)制（模為256）的二進(jìn)制計(jì)數(shù)器，需要個(gè)74163（4位二進(jìn)制加計(jì)數(shù)器）來(lái)實(shí)現(xiàn)①.2②.3③.8④.167、要實(shí)現(xiàn)有效狀態(tài)數(shù)為8的環(huán)形計(jì)數(shù)器，則所需移位寄存器中的觸發(fā)器個(gè)數(shù)為：①.8②.4③.3④.28、如果用觸發(fā)器和門(mén)電路來(lái)實(shí)現(xiàn)12進(jìn)制的計(jì)數(shù)器，則至少需要個(gè)觸發(fā)器：①.2個(gè)②.3個(gè)③.4個(gè)④.5個(gè)9、一個(gè)JK觸發(fā)器的驅(qū)動(dòng)方程為，則其邏輯功能與以下哪種觸發(fā)器相同：①.JK觸發(fā)器②.SR觸發(fā)器③.D觸發(fā)器④.T觸發(fā)器10、下面關(guān)于移位寄存器型計(jì)數(shù)器的反饋函數(shù)的描述不正確的是：①.反饋函數(shù)輸入輸出到移位寄存器的串行輸入端②.反饋函數(shù)是現(xiàn)態(tài)的函數(shù)③.反饋函數(shù)中可以有存儲(chǔ)單元④.反饋函數(shù)是個(gè)組合邏輯單元三、判斷題（每題1分，共10分）1、存儲(chǔ)單元是時(shí)序狀態(tài)機(jī)不可缺少的組成部分；（√）2、7485為4位二進(jìn)制比較器。如果二進(jìn)制數(shù)A=B，則其輸出必將是Y（A=B）有效；（Х）3、所有類(lèi)型的觸發(fā)器其狀態(tài)更新都發(fā)生在時(shí)鐘觸發(fā)沿上；（Х）4、米利型時(shí)序邏輯的輸出僅僅取決于當(dāng)前現(xiàn)態(tài)的值；（Х）5、穆?tīng)栃蜁r(shí)序邏輯的輸出僅僅取決于當(dāng)前現(xiàn)態(tài)的值；（√）6、異步時(shí)序邏輯電路中各個(gè)觸發(fā)器所用的時(shí)鐘觸發(fā)沿不完全相同；（√）7、如果兩個(gè)時(shí)序邏輯的狀態(tài)轉(zhuǎn)換關(guān)系以及所選擇的觸發(fā)器都相同，則其邏輯圖也相同；（Х）8、時(shí)序邏輯可以沒(méi)有輸出，但是組合邏輯必須有輸出；（√）9、要實(shí)現(xiàn)模為100的計(jì)數(shù)器（有效計(jì)數(shù)循環(huán)圈的狀態(tài)數(shù)為100），則需要10片74160（十進(jìn)制計(jì)數(shù)器）來(lái)實(shí)現(xiàn)；（Х）10、環(huán)形計(jì)數(shù)器的有效狀態(tài)個(gè)數(shù)，與其位數(shù)相同；（√）四、卡諾圖化簡(jiǎn)（8分）請(qǐng)將邏輯F(A,B,C,D)=Sm(1,2,3,5,7)+d(10,11,12,13,14,15)化簡(jiǎn)成最簡(jiǎn)與或式；F=A/D+A/B/C五、組合邏輯分析，要求如下：（8分）請(qǐng)分析圖5所示邏輯的邏輯功能。并畫(huà)出其真值表；圖5解：該題目為一加法器電路，完成的加法為：圖5Y3Y2Y1Y0=DCBA+0011,故真值表如下：DCBAY3Y2Y1Y000000011000101000010010100110100010001110101100001101001011110101000101110011100101011011011111011001111110100001110000111110010圖6六、時(shí)序邏輯分析，要求如下：（14分）圖6分析圖6所示電路，具體要求如下：寫(xiě)出驅(qū)動(dòng)方程和輸出方程；寫(xiě)出狀態(tài)方程；畫(huà)出狀態(tài)轉(zhuǎn)換圖或者轉(zhuǎn)換表1、驅(qū)動(dòng)方程狀態(tài)方程：2、輸出方程：3、狀態(tài)表：或者狀態(tài)圖：七、組合邏輯設(shè)計(jì)，要求如下：（8分）請(qǐng)?jiān)O(shè)計(jì)一個(gè)三人表決電路。三個(gè)人表決一個(gè)決議，如果兩個(gè)或者兩個(gè)以上的人同意，則決議通過(guò)，否則，決議被否決。具體要求如下：畫(huà)出真值表；求出與非-與非函數(shù)式；畫(huà)出邏輯圖；真值表ABCF00000010010001111000101111011111函數(shù)式邏輯圖其他形式的邏輯圖略八、時(shí)序邏輯設(shè)計(jì)，要求如下：（10分）利用一個(gè)D觸發(fā)器和一定的門(mén)電路實(shí)現(xiàn)JK觸發(fā)器的邏輯功能。要求寫(xiě)出所選觸發(fā)器的驅(qū)動(dòng)方程，并畫(huà)出邏輯圖；JK觸發(fā)器的狀態(tài)表和狀態(tài)方程Q*=JQ/+K/Q根據(jù)D觸發(fā)器的特性方程可以得到其驅(qū)動(dòng)方程如下：Q*=D=JQ/+K/Q邏輯圖九、時(shí)序邏輯設(shè)計(jì)，要求如下：（12分）利用移位寄存器設(shè)計(jì)一個(gè)11101000的串行序列發(fā)生器，要求如下：畫(huà)出狀態(tài)轉(zhuǎn)化圖求出反饋函數(shù)完成給定電路圖，實(shí)現(xiàn)該邏輯選用3位的移位寄存器來(lái)實(shí)現(xiàn)該邏輯狀態(tài)圖如下：反饋函數(shù)可以通過(guò)如下方式確定，其F為反饋函數(shù)輸出值：反饋函數(shù)：F=Q2/Q1/+Q2/Q0+Q2Q1Q0/電路圖一、填空題(每空1分，共20分)1、請(qǐng)完成如下的進(jìn)制轉(zhuǎn)換：22.7510=10110.112=26.68=16.C16；2、F6.A16=246.62510=001001000110.0110001001018421BCD=010101111001.100101011000余3碼3、-9910的8位（包括符號(hào)位）二進(jìn)制原碼是11100011，8位二進(jìn)制反碼是10011100，8位二進(jìn)制補(bǔ)碼是10011101；圖1-64、請(qǐng)問(wèn)邏輯F=A/B+(CD)/+BE/的反函數(shù)F/=；圖1-6解：5、F(A,B,C)=Σm（2,4,6）=ПM(0,1,3,4,7)；6、請(qǐng)問(wèn)圖1-6所完成的邏輯是Y=A⊕B；解：通過(guò)真值表可以可到該邏輯：ABF0000111011107、74148器件是一個(gè)3-8編碼器，它采用的編碼方式是優(yōu)先編碼或數(shù)大優(yōu)先編碼；8、74283器件是一個(gè)4位全加器，它的內(nèi)部邏輯電路與串行加法器不同，采用的是超前進(jìn)位或先行進(jìn)位方法來(lái)實(shí)現(xiàn)全加邏輯。9、如果一個(gè)與或邏輯電路的函數(shù)式為：，該邏輯存在靜態(tài)冒險(xiǎn)，現(xiàn)通過(guò)添加冗余項(xiàng)的方式來(lái)消除該冒險(xiǎn)，則該冗余項(xiàng)為（A/+C）；10、請(qǐng)寫(xiě)出JK觸發(fā)器的特性方程：=JQ/+K/Q；11、請(qǐng)寫(xiě)出T觸發(fā)器的特性方程：=T⊕Q或者TQ/+T/Q；12、請(qǐng)寫(xiě)出D觸發(fā)器的特性方程：=D；13、請(qǐng)寫(xiě)出SR觸發(fā)器的特性方程：=S+R/Q；14、如果某組合邏輯的輸入信號(hào)的個(gè)數(shù)為55個(gè)，則需要6位的輸入編碼來(lái)實(shí)現(xiàn)該邏輯。解：采用的公式應(yīng)該是log255，向上取整二、選擇題（每題1分，共10分）1、下面有關(guān)帶符號(hào)的二進(jìn)制運(yùn)算，描述正確的是，其中X是被加數(shù)，Y是加數(shù)，S為和：①.[X]原碼+[Y]原碼=[S]原碼②.[X]補(bǔ)碼+[Y]補(bǔ)碼=[S]補(bǔ)碼③.[X]反碼+[Y]反碼=[S]反碼④.[X]原碼+[Y]原碼=[S]補(bǔ)碼2、邏輯函數(shù)式AC+ABCD+ACD/+A/C=①.AC②.C③.A④.ABCD3、請(qǐng)問(wèn)F=A⊕B的對(duì)偶式①.A+B②.A⊙B③.AB④.AB/+A/B4、已知門(mén)電路的電平參數(shù)如下：請(qǐng)問(wèn)其高電平的噪聲容限為：①.2.2V②.1.2V③.0.7V④.0.3V5、下面描述方法，對(duì)于一個(gè)組合邏輯而言，具備唯一性的是：①.邏輯函數(shù)式②.真值表③.卡諾圖④.邏輯電路圖6、下面電路中，屬于時(shí)序邏輯電路的是：①.移位寄存器②.多人表決電路③.比較器④.碼制變換器7、一個(gè)D觸發(fā)器的驅(qū)動(dòng)方程為，則其邏輯功能與以下哪種觸發(fā)器相同：①.JK觸發(fā)器②.SR觸發(fā)器③.D觸發(fā)器④.T觸發(fā)器8、n位環(huán)形計(jì)數(shù)器，其計(jì)數(shù)循環(huán)圈中的狀態(tài)個(gè)（模）數(shù)為：①.n個(gè)②.2n個(gè)③.2n個(gè)④.2n-1個(gè)9、n位扭環(huán)計(jì)數(shù)器，其計(jì)數(shù)循環(huán)圈中的狀態(tài)個(gè)（模）數(shù)為：①.n個(gè)②.2n個(gè)③.2n個(gè)④.2n-1個(gè)10、如果用JK觸發(fā)器來(lái)實(shí)現(xiàn)T觸發(fā)器，則JK觸發(fā)器的驅(qū)動(dòng)端需要做如下的連接：①.J=K=0②.J=K=T③.J=T;K=T’④.J=T’;K=T三、判斷題（每題1分，共10分）1、CMOS集成邏輯OD門(mén)，可以用以線與操作；（√）2、三態(tài)門(mén)的附加控制端輸入無(wú)效時(shí)，其輸出也無(wú)效；（Х）3、三態(tài)門(mén)的三個(gè)狀態(tài)分別為高電平、低電平和高阻態(tài)；（√）4、施密特觸發(fā)輸入的門(mén)電路，當(dāng)輸入從高電平變換到低電平，和從低電平變換到高電平